技术
400MHz、5.12微秒完成2^16点NTT：Alveo V80三die上的FHE加速实践全同态加密（FHE）被看作隐私计算的关键拼图：数据在密文状态下直接计算，云端不需要解密。但它的代价惊人——在基于CKKS的FHE深度学习推理中，数论变换（NTT）及其逆变换平均占用约63%的CPU时间。NTT把多项式乘法的复杂度从O(N²)降到O(N log N)，是FHE性能的核心杠杆。2026年11月2日，巴塞罗那超级计算中心（BSC）与加泰罗尼亚理工大 
把TinyBERT搬上AWS云FPGA：一篇论文复盘Vitis HLS全链路与四个“坑”把Transformer推理放到FPGA上，难点往往不是“能不能综合”，而是“怎么把高层次综合（HLS）写出来的C++内核，可靠地部署到云端FPGA卡上，并且知道错在哪一层”。2026年11月4日，David Rostcheck在arXiv发表的一篇论文（arXiv:2611.06829）给出了一条完整链路：从Vitis HLS C++到AWS EC2 F2 
AMD全新EDF框架，重塑Versal嵌入式Linux开发体验
在AMD自适应SoC嵌入式开发领域，PetaLinux长期是开发者的主流选择，凭借高集成度、简易操作的优势，大幅降低了入门门槛。但随着工业边缘、AI算力、高端嵌入式设备的迭代升级，PetaLinux定制能力有限、生态封闭、底层改造空间小的短板逐渐凸显，难以适配复杂项目的深度开发需求。
为解决这一行业痛点，AMD正式推出EDF（Embedded Development Framework，嵌入式开发框架），基于原生Yocto Project打造，主打极致灵活、开源兼容、全栈可控，成为替代传统PetaLinux的新一代嵌入式开发标准。
从PetaLinux到EDF：不止升级，是开发模式革新
FPGA AI 助手实战指导教程——写给一线工程师的上手手册本文从一线 FPGA 工程师视角，讲清楚这些助手到底是什么、怎么选、怎么搭建环境，以及时序收敛、HLS 移植、查文档写约束调试三大高价值场景的正确用法和红线守则，附四周上手路线图。 
AI都会写Verilog了，FPGA工程师靠什么吃饭？过去，评价一名FPGA工程师的能力，往往有一套相对直观的标准：Verilog写得熟不熟，状态机设计得好不好，AXI协议懂不懂，Vivado用得怎么样。 
Vivado Design Timing Summary 中 TNS / THS / TPWS 与失败端点的计算方法Vivado 的 Design Timing Summary 会分别为 setup、hold 和 pulse width 报告一项 Worst slack（WNS / WHS / WPWS）、一项 Total slack（TNS / THS / TPWS），以及 Total Failing Endpoints 
FPGA初学者最容易踩的40个坑：从Verilog到上板一次讲透本文盘点初学者最容易踩的40个坑，从数字电路、RTL编码到仿真验证、时序约束和板级调试，带你把代码背后的硬件逻辑真正搞明白，少走弯路，快速从“会写代码”迈向“能做工程”。 
基于AMD VEK385的HDMI 2.1+VCU2参考设计实操本文结合VEK385平台上的 HDMI 2.1+VCU2参考设计，介绍一下Versal Gen 2器件能力、VCU2架构、HDMI视频链路，以及参考设计的编译和运行 
前沿 AI 芯片设计，为何离不开全面的硬件辅助验证方法论？在AI系统对数据处理能力持续增长的需求驱动下，承担当今前沿IC设计任务的研发团队，正广泛借助硬件辅助验证技术来推进工作——涵盖SoC的开发、运行于SoC之上的软件构建，以及完整的系统级验证与确认 
国产异构H1D03 | 用硬核MIPI重塑视频桥接（Ⅰ）本文从工程选型视角，拆解这颗京微齐力（Hercules Microelectronics）推出的国产视频桥接 FPGA——作为已出货数千万片的 H1 系列中的 MIPI 桥接主力型号，告诉你它强在哪里、弱在哪里、什么时候该选它 
Agilex 5如何指定Boot Core及设定Core的运行频率？Agilex 5 HPS拥有双Cortex-A55核和双Cortex-A76核。Cortex-A55主打能效，最高频率 1.5 GHz，适合作为对功耗敏感、或启动阶段负载较轻的引导核心。 
