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FPGA小课堂-使用DDR4控制器实现多通道数据读写（12)这一节使用interconnect RTL ip核将DDR4与四个读写通道级联，在测试工程中，将四个通道同时写入/读出地址与数据，并使用modelsim仿真器仿真

FPGA小课堂-使用DDR4控制器实现多通道数据读写（11)本章节介绍了AXI Interconnect RTL IP核的功能特点、工作原理和应用场景，并详细介绍了IP核的应用配置。下一章节来用仿真观察四个通道同时读写DDR4内存的时序。

从像素到预测：借助 AMD Vitis AI 的 GStreamer 加速边缘 AI 流水线将神经网络部署到边缘硬件上听起来简单，但实际操作起来却并非如此。您在 PyTorch 中训练了一个模型，获得了很好的精度，然后却面临着一系列陌生的问题

开发边缘AI的系统 FPGA要怎么用？本文重点介绍了那些挑战设计人员探索新型边缘AI 架构的应用场景及其相关要求。

ZCU102 上用 ICAP + DFX Controller 实现运行时局部重配置在调试或 bring-up 阶段，我们经常用 JTAG 直接下载 partial bitstream。这个方法直观，也适合验证 RP/RM 本身是否正确。但它不代表最终系统里的运行时路径

FPGA小课堂-使用DDR4控制器实现多通道数据读写（10)本章节对目前单通道的读写功能进项测试，主要验证读写的数据是否正确，并观察该工程可以存储的最大容量。

FPGA中的线性插值：从数学算法到硬件实现本篇文章将探索一种在 FPGA 设计中经常使用的实用技术——线性插值。

无人机主动探测：主动相控阵天线做雷达探测被动探测依赖无人机图传、遥控或其他辐射信号；主动探测则发射已知波形，再从目标散射回波中估计距离、多普勒与角度。

工业边缘 AI，算力不再是唯一标准过去数十年，边缘硬件设计遵循一套简单的层级逻辑：先最大化计算吞吐量，再在此基础上管理功耗与热设计。然而，这套逻辑建立在一个前提之上——设备固定、环境可控、中心化处理可以兜底

使用 TI 开关稳压器和带 PMBus 的模块为支持 SmartVID 的 FPGA 供电本文简要介绍了几款 DC/DC 控制器、转换器和电源模块，它们支持需要智能电压识别 (SmartVID) 的 Altera® FPGA，并提供了一种优化的电源管理方法。

FPGA小课堂-使用DDR4控制器实现多通道数据读写（9）本文重点讲如何利用读写DDR4的接口来实现对DDR4的读写控制。

GTY – TX Gearbox的工作机制详解以 64B/66B、4-byte 逻辑接口（每拍输入 2-bit Header + 32-bit TXDATA）为例，TX Gearbox 的输出过程如下

Agilex 5 SoC 的两种启动模式的开发演示（二）（HPS Boot First ）本文将首先介绍这两种启动模式的工作方式，然后在 DE25‑Nano 开发板上完整演示其开发与验证流程。

FPGA小课堂-使用DDR4控制器实现多通道数据读写（8）在之前的章节已经详细介绍了DDR4的AXI协议，并实现了对DDR4简单的读写操作。这一章节来建立单通道的256位数据的读写，并放出工程框架，说明整体设计思路

Agilex 5 SoC 的两种启动模式的开发演示（一）（FPGA Configuration First）本文将首先介绍这两种启动模式的工作方式，然后在 DE25‑Nano 开发板上完整演示其开发与验证流程。

Vitis AI 6.2 入门：在 VEK385 上跑通第一个模型本文是 Vitis AI 6.2 系列的第一篇。目标是在不编写代码、不进行模型量化与编译的前提下，使用发布包中提供的预编译模型，在 VEK385 开发板上完成端到端推理（图像分类与目标检测）

紧凑3D SRAM 器件级堆叠使能关键缩放今天我们来看一种在1纳米工艺节点下目前最紧凑的6T SRAM研究，将CFET堆叠扩展为多层构型，凸显3D器件级堆叠在尺寸缩放的使能潜力。

FPGA小课堂-使用DDR4控制器实现多通道数据读写（7）在上一节中，我们使用DDR4的AXI接口做了一个简单的读写测试，这一节我们使用数据掩码（wstrb）来控制写入数据的有效字节。

为何边缘人工智能需要辅助芯片随着人工智能持续普及，其部署模式正从孤立节点转向覆盖全系统的智能体系，以辅助芯片为核心的主动式设计方案将成为技术持续突破的关键

FPGA小课堂-使用DDR4控制器实现多通道数据读写（6）在上一章节，我们主要概括了AXI4协议的通道结构，VALID和READY的握手机制和传输方式，在这一章节会详细讲解AXI4协议的读写时序内容。