RISC-V算力芯片，能否打开下一轮突破的新空间？
以板载匠心，赋能 FPGA 创新，加速产品从 0 到 1
xilinx srio ip学习笔记之axistream接口

srio 的IQ接口都是基于axistream的，以前没怎么用过axistream的接口
带你快速入门AXI4总线--AXI4-Full篇（1）----AXI4-Full总线

AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议
如何使用 Vivado 来计算器件的封装飞行时间？

本文介绍如何使用Vivado计算器件的封装延迟/封装飞行时间？
一文了解UART 通信协议

UART即通用异步收发器，是一种通用的串行、异步通信总线
MIG 7 系列 - 内部/外部 VREF 指南

对于7 系列 MIG DDR3 设计中须使用内部 VREF 或外部 VREF 的情形，是否有指南？
RFSoC应用笔记 - RF数据转换器（18）：API使用指南之DAC状态指示函数

本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法
如何使用Xilinx的PCIE IP来产生读写请求

通常我们都会用Modelsim、Questa等工具对工程进行仿真验证
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析

在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
软件定义的直接射频同步采样多频段/多业务收发器

传统的射频收发器采用的是外差式结构。发射或接收的模拟射频信号通过带有本地振荡器的混频器
ZYNQ之AXI简介

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接
Ivo Bolsens：推理的时代

未来面向边缘和云端无处不在的 AI 架构逐步走向统一与可扩展
Zynq 助力释放量子计算潜力

Zynq 器件集成了用于生成 RF 信号的关键子系统，进而提供了出色的光谱纯度和时延
从FPGA说起的深度学习（三）

在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现
Vivado 生成BOOT.BIN

ADD 添加要合并的文件，第一个是fsbl的elf文件
如何使用1G/10G/25GSwitching以太网IP切换速率

本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法
2022.2（和更低）版本的 Vivado：Versal XPIO IOLOGIC 可能将捕获时钟反相

Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY
RFSoC应用笔记 - RF数据转换器（17）：API使用指南之ADC状态指示函数

本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。
（更新）FPGA的工作电流能有多大？

众所周知，中高端FPGA的电源中有两大耗电大户
提高Xilinx FPGA Flash下载速度

最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长
带你快速入门AXI4总线--AXI4-Stream篇（3）：详解XILINX IP AXI4 STREAM DATA FIFO

AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列
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