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[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
FPGA设计中如何防止信号被优化

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化
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RFSoC应用笔记 - RF数据转换器（16）：API使用指南之系统设置相关函数

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ZYNQ中的接口

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今天，安全性问题萦绕在每个人的心头。随着技术越来越先进，要想绕过其他人创建的旧系统也变得易如反掌
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Petalinux下SATA接口设计

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使用 AXI CDMA 制作 FPGA AI 加速器通道

本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram
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