RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
终于等到你!Xilinx 展台如约而至,三大板块圈粉AUTO TECH 2021!

5月的羊城,一路盛开的火红的凤凰花,似乎在代表广州这个年产汽车中国第一的城市,热情迎接来自全国各地的Auto Tech 展商及观众。赛灵思及合作伙伴技术与商务专家云集羊城,希望借助 Auto Tech 这样的行业平台和广州深厚的产业影响力,让赛灵思面向下一代的智能驾驶开发平台和解决方案,赋能更多的创新者。

DSP-PYNQ新增对ZCU111和Ultra96的支持!

在PYNQ RFSoCWorkshop之后,Xilinx再次推出DSP-PYNQ,与之前只发布了基于RFSoC2x2开发套件的overlay和notebooks不同,本次发布的工程增加了对ZCU111和Ultra96的支持。

Versal ACAP 设计咨询:如果使用 PUF,则 Vcc_pmc 必须连接至 0.7VDC

本答复记录旨在描述在 Versal ACAP 器件上使用物理不可克隆功能 (Physically Unclonable Function,PUF) 时,与 V<sub>CC_PMC</sub> 电源轨相关的要求。

设计收敛:功耗约束,精确报告功耗估算的最佳实践(中文字幕)

本视频讨论功耗约束以及报告功耗估算的最佳实践。

【工程师分享】MPSoC VCU Ctrl-SW 2020.2 编码不同Stride的YUV文件

Xilinx提供超低延时编解码方案,并提供了全套软件。MPSoC Video Codec Unit提供了详细说明。其中的底层应用软件是VCU Control-Software(Ctrl-SW)。本文主要说明为Ctrl-SW增加功能,支持不同Stride/Pitch(步长)的YUV文件的编码。

Versal ACAP,APU - 由于旧负载检测到异步外部异常中止,导致新负载误报同步外部异常中止

在某些条件下,新负载如果复用旧器件负载的分组标识 (GID),则可能报告同步外部异常中止,原因是错误关联旧器件存储器访问所检测到的外部错误。器件负载快速解析完成,并允许后续指令执行时复用 GID。

设计收敛:提高结果质量 (QoR) 的方法、技巧和诀窍(中文字幕)

本视频将讲解提高结果质量的最新方法窍门与技巧。

TVM学习(十)从relay到TOPI

Lower操作完成从高级算子(relay)到低级算子(TOPI)的转化。Lower开始于以下代码(src/relay/backend/graph_runtime_codegen.cc)

【工程师分享】MPSoC VCU Ctrl-SW 2020.2 输出NV12的YUV文件

Xilinx提供超低延时编解码方案,并提供了全套软件。MPSoC Video Codec Unit提供了详细说明。其中的底层应用软件是VCU Control-Software(Ctrl-SW)。本文主要说明为Ctrl-SW增加输出NV12视频的功能。

开发者分享 | A53中运行的u-boot可以加载RPU standalone application么?

OpenAMP framework支持standalone和linux环境下加载RPU的程序,但是没有u-boot下面的支持。U-boot下可以把rpu app binary加载到memory,然后用“cpu”命令启动rpu app。这个流程不是官方支持的方法,所以不在支持范围内,这里只做可行性探讨。下面是简单测试过可行的方法。

【视频】MATLAB® 和 Simulink® 的插件(中文字幕)

本视频将介绍Unified Model Composer和System Generator Tool。

直播 | 如何在Alveo Versal上快速部署AI推断 - VCK5000助力软件/AI开发升级

赛灵思近期推出重磅活动,2495 美元的优惠价购买用于 AI 推断的 VCK5000 Versal™ 开发卡,VCK5000 的计算能力比当前的服务器级 CPU 高 100 倍,MLPerf 推断性能也高于当前的服务器级 GPU,是云加速和边缘计算应用的理想开发平台。

开发者分享 | 从已布线设计中提取模块用于评估时序收敛就绪状态

本文旨在提供一种方法,以帮助设计师判断给定模块是否能够在空裸片上达成时序收敛。 如果目标模块无法在空裸片上达成非关联 (OOC) 时序收敛,则恐难以与设计其余部分达成关联性时序收敛。设计师可从完整设计中提取目标模块、对其进行布局规划、约束,然后通过实现工具来运行这些模块,以判断是否能够独立达成时序收敛。

浅谈Ultrascale、Ultrascale+ Serdes与7 Series GTX/GTH的区别

在Serdes流行之前,芯片之间的数据传输主要靠低俗串行接口和并行接口,存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计,大大提升了数据传输的速率和带宽效率。 今天我们来聊一聊7 Series、Ultrascale系列GTH与Ultrascale+ GTY的内部区别。

宣布收购后首次发声,赛灵思CEO回答了大家关心的这几个问题

近日,赛灵思总裁兼首席执行官Victor Peng在收购后首次亮相,隔着太平洋与中国媒体交流了后摩尔时代的计算趋势,系统梳理了赛灵思与AMD在数据中心的发展优势以及产品战略,也解答了很多大家关心的这几个问题。

【视频】RF 数据转换器功率估算

本视频说明了如何使用 Xilinx 功耗估算器工具预测 Zynq®UltraScale +™RFSoC 的 RF 数据转换器 IP 的功耗。

Xilinx Artix 助力 RGBlink 视诚科技打造便携式直播神器 —— mini 推流切换台

针对流媒体行业不断增长的需求,专业音视频处理设备和解决方案供应商 RGBlink 推出了 mini 和 mini+ 推流切换台。这些为 IP 视频流应用量身定制的小型信号切换器设备,为普通消费者享受专业的音视频技术打开了大门。该设备基于赛灵思的 Artix®-7 7A200T 平台构建。

自适应计算如何化解 AI 产品化难题

人工智能发展迅速,创新步伐不断加快。然而,虽然软件行业已经成功在生产中部署了 AI,但包括汽车、工业和智能零售等在内的硬件行业,在 AI 产品化方面仍处于初级阶段。阻碍 AI 算法概念验证 (PoC) 成为真正硬件部署的主要差距仍然存在。

创新技术推动快速部署新型 5G 产品

5G 产业潜力巨大,但行业如何才能克服成本、功耗与性能等相关挑战,确保 5G 在第二次浪潮中大获成功?无线行业的未来取决于是否能够综合运用先进技术最大化系统性能,同时最优化成本与功耗以提供极具竞争力的产品。

支持 PCIe Gen 5,Versal Prime 系列更强了!

今年 4 月,赛灵思取得了令人激动的阶段性成果,即宣布实现 Versal™ AI Core 系列和 Versal Prime 系列的全面量产和付运。对于 Versal Prime 系列而言,这意味着 Vm1xxx 的首批量产器件进入供货状态;VM1xxx 器件可支持 PCIe® Gen 4 和 32G GTY 收发器