在这为期三天的线上会议,您将了解赛灵思如何破解种种难题,实现完整软件定义和完整硬件加速的数据中心加速。您将看到来自行业头部运营商的成功部署案例;赛灵思合作伙伴的交钥匙解决方案;赛灵思最新的数据中心战略和技术。从而帮助您解决棘手的数据中心挑战。
FPGA里面的可执行文件都涉及到 *.bit, *.mcs, *.bin 和 *.elf,到底都有什么用,应该怎么用呢,这篇文章小编会简单介绍下这几种文件。
MPSoC的MAC支持1588。在Linux Kernel的配置项中使能CONFIG_MACB_USE_HWSTAMP,并在Linux rootfs添加Linux ptp/ethtool,就可以运行1588的软件命令ptp4l。
如果用户设计在可编程逻辑中明确强制使用数据 IMUX 寄存器,那么逻辑函数可能不正确。IMUX 寄存器旨在用于进行 Vivado 自动时序最优化。Vivado 设计工具会在时序最优化期间对 IMUX 寄存器进行相应管理,以避免发生此错误。
SmartLynq+ 模块教程视频介绍了如何在 Versal ACAP 设计中包括高速调试端口,并演示了 SmartLynq+ 模块配置和 Linux 映像下载流程。
JTAG是一种国际标准测试协议(IEEE 1149.1兼容),主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议,如DSP、FPGA器件等。标准的JTAG接口是4线:TMS(测试模式选择)、TCK(测试时钟输入)、TDI(测试数据输入)、TDO(测试数据输出)
在测试MPSoC VCU的编解码时,经常需要使用NV12 YUV文件。YUV文件很大,所以经常依靠解压MP4等文件来产生NV12 YUV文件。 FFMpeg是一个强大的工具,可以用来从MP4文件生成NV12 YUV文件。
为展现赛灵思芯片和射频 IP 的可扩展能力,赛灵思与 Skyworks 公司共同协作,带来基于赛灵思第三代 RFSoC 器件和 Skyworks SKY66523-11 功率放大器的280MHz 全频段 C-band 瞬时带宽解决方案。
随着以人工智能技术为代表的数字经济浪潮的来临,如今,AI 正越来越多地被部署于边缘应用,这些应用要求以低时延、低功耗和小封装尺寸执行大量数据处理。要想实现这一综合要求就必须为整体 AI 流程和非 AI 流程都进行提速,这也要求加速平台必须具备灵活应变的能力。
AI 作为当下的热门行业,蕴藏着巨大的市场机会与风险挑战,而面对这样的新兴领域,无论是专业人士或是企业都需要不断交流学习,从而激发灵感,加速创新。5 月 20 日,安富利将携手赛灵思在内的合作伙伴举办“安富利 AI 云展会”,全方位展示 AI 和机器学习领域的创新技术、应用和解决方案。
在 FPGA 设计进程中,时序收敛无疑是一项艰巨的任务。低估这项任务的复杂性常常导致工作规划面临无休止的压力。赛灵思提供了诸多工具,用于帮助缩短时序收敛所需时间,从而加速产品上市。本篇博文描述了一种方法,能够有效减少时序路径问题分析所需工作量
部分 ZynqUltraScale+MPSoC的可编程逻辑(PL)中包含最新的视频编码器/解码器。这种新型硬化编解码器能够访问来自PL 或PS的视频和音频流,以提供和/或存取达到软件算法50倍的压缩视频信息,从而节省宝贵的系统存储空间
MPSoC含有PS、PL;在PS和PL之间有大量接口和信号线,比如AXI、时钟、GPIO等。缺省情况下,PS和PL之间有接口和信号线被关闭。加载bit后,软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中,FSBL加载FPGA的bit后会执行下列操作,打开PS和PL之间的接口和信号线
CMOS与非门,只要有一个输入端为低电平,与运算后均为低电平,输出为高电平,影响了输出结果,若接地或悬空会使输出始终为 1。CMOS与门、与非门:多余端通过限流电阻(500Ω)接电源;CMOS或门、或非门:多余端通过限流电阻(500Ω)接地;
选择了xilinx zynq7z035ffg676这个型号的板子,是因为需要做定位通信的项目。AD9361+ZYNQ 的组合,因为需要自己一个人做PL和PS端的工作,这两部分的很多细节我都不了解,于是我向老板的一个专门做这块的朋友请教了我的一些问题,下面继续来整理一下。

