RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
为数据中心赋予“定制化”加速力

5月26日 14:00,赛灵思数据中心事业部总经理 Salil Raje 将向您介绍自适应计算技术 – 可组合式数据中心。将为您详细介绍 “可组合式数据中心”,以及 FPGA 是如何解决上述的挑战,从而为业界提供一个加速的,灵活可扩展的自适应方案。

【视频】在 IPI 中创建 DAC 系统

视频将分步说明如何使用 Vivado IP integrator 为 Zynq™ UltraScale+™ RFSoC 配置 RF Data Converter IP 中的 DAC。

AnDAPT为Xilinx Zynq平台FPGA和SoC设备推出完整电源解决方案

AnDAPT电源解决方案加速对包括工业、电机控制、可编程逻辑控制、物联网(IoT)、医疗、网络和数据中心设备在内的一系列工业和计算应用的供电技术开发。这些即用型参考设计提供了简单可靠的解决方案,在满足所有相关复杂性要求的同时,为整个Xilinx Zynq系列的FPGA/SoC供电。

100小时结伴进阶|Xilinx暑期学校开放报名

备受同学们关注的年度活动-Xilinx暑期学校全新上线,正式开放报名了!2021年7月中旬我们将线下重聚,除了坚持100小时的实战训练外,我们还将:
引入全球PYNQHACK核心内容
线上线下结合,线下活动压缩为1周
统一安排住宿,更完整的结伴学习体验

助力Newtouch验证平台实现四次迭代,加速芯片应用市场持续升级

近日,科通联手国内领先的软件外包服务提供商Newtouch(新致华桑),基于赛灵思最大容量 FPGA芯片,成功推出第四代大规模原型验证系统 -- PHINEDesign平台 NE-VU19P-LSI,为最先进ASIC及SoC芯片原型认证和仿真提供了行业最高逻辑密度,从而加速物联网应用进程,推动芯片应用向前发展。

开发者分享 | 如何在 Versal 平台实现两个 PS I2C 控制器的回环

I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作,当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备,我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢?

Versal ACAP、APU - DSB 指令后可能会发生推测性 TLB 填充

Arm 发行的白皮书 "Cache Speculation Side-channels"用于发现 "Spectre" 辅助通道。 白皮书指出,DSB SYS 和 ISB 的组合可防止随后的猜测。但是,对于在 DSB SYS + ISB 之后执行页面转换的单次加载、存储或其他内存操作,可推测在 DSB SYS + ISB 完成之前的初始查找中是否发生了 TLB 错误,并填充新的 TLB 条目。

【视频】Vitis HLS 工具概述

本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。

Zynq AXI-GP接口简介

对于GP接口(general purpose)通用目的接口,有四个接口(两个从端口,两个主端口)。GP接口直接连接到的是中央互联区(central interconnect),然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口,通常使用他进行控制配置。

【工程师分享】使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽

MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况,可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。

【视频】在 IPI 中创建 ADC 系统

使用 Vivado IP integrator,在 RF Data Converter IP 中为 Zynq™UltraScale +™RFSoC 配置 ADC 的步骤。

存储器相关问题汇总【SRAM】【DRAM】【SDRAM】【Flash】【EPROM】【EEPROM】

很多 FPGA 也是基于 SRAM 架构的,下载程序后运行,而断电后再次上电,需要重新下载程序。由此引出所谓的“固化”,即将程序下载到 EEPROM、Flash 等非易失性器件中,每次上电后从 EEPROM 或者 Flash 中加载对 FPGA 的配置(bitstream),比如 Xilinx FPGA 常用 QSPI Flash、SD 卡等方式。

开发者分享 | 如何在 IP 的 kernel module 里设置并使用 IP interrupt

有时我们需要为官方 IP 或者自己创建的 IP 生成 kernel module,然后在 linux kernel space 里使用 kernel module 来控制这个 IP。如果要使用 IP 中断,我们需要在 kernel module 代码里获取设备中断并建立中断服务程序。

【视频】Xilinx 余弦相似度和推荐引擎网络研讨会

本次演示的重点是 Xilinx 余弦相似度库,主要展示如何构建一款由 Xilinx Alveo U50 加速卡提供支持的推荐引擎。在本次网络研讨会结束后,您将能够设置和使用该加速器库,可将其集成到 Tigergraph 企业图形数据库中,也可使用独立 API 和 Jupyter 笔记本。

Versal ACAP RPU - 为调试寄存器 DBGDRAR 设置的值错误

每个 RPU 处理器都有 1 个 DBGDRAR 寄存器,其中包含 CoreSight 根 ROM 表的地址。但读取此寄存器时会返回错误的地址 0xfe800003。正确的返回地址应为 0xf0800003。尝试访问包含错误地址的 CoreSight 根 ROM 表将导致 RPU 处理器发生软件异常。

Spartan-7 XC7S100程序固化 w25q128FVSG,解决xc7s不支持w25q系列芯片的问题

今天给大侠带来Spartan-7 XC7S100程序固化 w25q128FVSG,解决xc7s不支持w25q系列芯片的问题,话不多说,上货。

运用可扩展的智能异构计算最大化发掘 5G 潜力

在 5G 商业化持续发展之际,对于 5G 能给我们这个日益互联的世界带来哪些影响,人们充满憧憬。事实上也正是如此,随着 5G 技术得到更广泛的部署,预计今后十年我们将看到消费者、企业和经济的面貌,将被 5G 功能重塑一新。然而, 5G变革潜力虽然令人期待,但放眼全球, 性能、功耗、覆盖、成本等问题,仍然是横亘在 5G 网络部署和应用之路上的绊脚石。

Kria SOM 加速实现从算法到机器学习模型

不久以前,从算法到现场机器学习( ML )模型仍然需要经历漫长而复杂的道路。对于一些企业而言,如果能够接触到具有神经网络部署经验的 ML 专家,则可能会有一些选择,但其开发工作却非常耗时。赛灵思依托 Vitis 统一软件平台以及近期推出的 KRIA SOM (System-on-Module),缩短了这一过程。

可组合数据中心:让算力更贴近数据

随着后疫情时代的来临,大多数人依然在采用线上视频会议的工作方式。但是您是否曾经想过,所有会议内容和数据的传输需要怎样的技术?

Auto Tech 2021,赛灵思带来了哪些干货?

本次大会,赛灵思将以“驶向未来,自适应计算赋能智能驾驶”为主题,通过3场主题演讲、10场案例演示为观众展示赛灵思及其生态合作伙伴们面向智能驾驶场景而研发的前沿产品、技术和解决方案。