XAPP1247 是对应使用屏障镜像时的多重启动 (Multiboot) 和回退 (Fallback) 的示例应用。本篇博文提供了一种屏障定时器流程测试方法以及使用此方法时可能出现问题。

LWIP可以通过硬核实现或者软核实现，具体要看FPGA的选型，其中硬核可以通过硬核自带的GMAC通过直连PHY或者EMIO扩展到PHY都可以实现相应功能，同时硬核也可以通过AXI总线与相应的IP相连然后再同外部PHY连接实现相应功能。这部分Xilinx官方提供详细的文档xapp1306-ps-pl-ethernet-performance-lwip和测试例程

运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display，可以测试HDMI输入输出，和VCU的低延时编码。Xilinx wiki的文章MPSoC VCU TRD 2019.2 - Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display以H.264和4K分辨率为例。
下面记录H.265和1080p分辨率的运行命令。

在VIVADO的实现的布局中，可以利用PBlock将某一个或某几个Cell（模块单元）固定在Device的固定区域上。如此，可以实现该模块内部的时序收敛，并且，该工具对于可重配置工具的使用也是必不可少的

赛灵思今日以线上会议形式举行了主题为“创‘新’正当‘适’”的大中华区核心市场中国媒体沟通会。在会上，赛灵思大中华区销售副总裁唐晓蕾阐述了赛灵思对数据作为“新基建”核心的洞察，分析了数据万有引力作用下，“新基建”七大核心领域从云到边缘智能计算的机遇与挑战，以及赛灵思所引领的自适应计算与“新基建”的完美契合和光明前景

2020年5月，赛灵思中国汽车市场联盟成员魔视智能（Motovis）宣布 A2 轮融资成功，融资金额高达一亿元人民币。资本市场的青睐，初创公司的激流勇进和脱颖而出，让我们再次把“自动驾驶距离我们到底有多远”的话题提上议程。

本期研讨会将通过一些设计实例来带您了解 Vitis 的主要特性，并掌握如何在 Alveo 加速卡上使用 Vitis 实现加速设计的流程；同时还将系统地介绍一下 Vitis 的主要设计资源。

在今年即将开幕的 LiveVideoStackCon 2020线上峰会上，作为自适应计算的引领者赛灵思再次受邀出席，并将为广大视频/图像处理从业人员带来全新的“构建自适应视频基础设施”的主题演讲。主题演讲将涵盖技术角度、经济角度的多项研究

疫情肆虐，全球经济全面遭受重创且持续低迷。然而，近日中国自动驾驶领域、嵌入式人工智能自动驾驶先锋企业魔视智能，Motovis (赛灵思在中国自动驾驶领域的重要合作伙伴之一)，却逆势迎来 A2 轮融资成功的利好消息，融资金额高达一亿元人民币！

本文描述赛灵思 Alveo™ U200 和 U250 加速器卡的规格。

得益于人工智能的发展，它在机器人、物联网和智能个人助理（如Siri和Alexa）等方面创造了惊人的发展。那什么是人工智能呢？人工智能最简单的定义是：收集有关世界的数据，并利用这些数据进行短期和长期的预测。

lwip 是瑞典计算机科学院(SICS)的 Adam Dunkels 开发的一个小型开源的 TCP/IP 协议栈。实现的重点是在保持 TCP 协议主要功能的基础上减少对 RAM 的占用。LwIP 是 Light Weight (轻型)IP 协议，有无操作系统的支持都可以运行。LwIP 实现的重点是在保持 TCP 协议主要功能的基础上减少对 RAM 的占用，它只需十几 KB 的 RAM 和 40K 左右的 ROM 就可以运行

赛灵思的文档繁多，本来可以用简单的方法能够实现，却没有简明的文档进行说明，给新进者带来困扰，下面我来介绍下用Vivado工具定义管脚的两种方法。

Linux下，可以在设备树里保留一段内存，留给用户自己管理和使用，Linux保证不会使用保留内存。在使用中，有人发现，保留内存不能使用非对齐的方式访问。经研究，如果在保留内存时，声明了“no-map”属性，Linux会把这段内存映射为strongly order模式，不支持非对齐的方式访问。

GTX是kintex-7系列FPGA内部的高速数据收发器硬核模块，专门用于FPGA与外部的高速数据通信，目前许多常用的高速协议（比如JESD204、PCIE、SATA、SGMII接口的以太网等）的实现都需要用到GTX。GTX的基本内容以前介绍过了，这里不再叙述。该篇主要记录两片FPGA利用各自的GTX实现高速数据的收发过程

Xilinx 公司的芯片有一整套命名规则，可以通过相关文档查阅。

区块链具有广泛的互联网应用。它可通过设计来分散，因此是许多传统事务处理系统的替代方案。为了使区块链系统可行（可扩展性、可互操作性和可持续性），与区块链相关的复杂耗时／耗电的加密工作应该转移到加速系统中。我们的解决方案是一款安全的公共密钥基础架构引擎，可用来卸载计算密集型公共密钥工作，比如签名生成与验证

本例程将 PS 的 ETH1 通过 EMIO 方式引出， 通过 EMIO 引出的 ETH 为 GMII 接口， 将其与 GMII to RGMII IP 核连接后转换成 RGMII 接口，然后与外部子卡中的 88E1512 芯片连接。在 PS 端通过 SDK 自带的 lwip echo server 例程通过子卡，以 RJ45 电口与 PC 机实现 TCP 网络通信

Xilinx的28nm、16nm SoC在业界应用非常广泛。最近也发布了7nm的SoC器件Versal VC1902和对应的开发板VCK190。Versal是新一代的异构计算平台，包含A72、R5、及内部管理用的CPU。Versal的软件开发工具是Vitis。

时延敏感网络（TSN, Time Sensitive Network）是指能保证时延敏感流的服务质量，实现低时延、低抖动和零丢包率的网络。时延敏感流可分为周期时延敏感流（PTS, Periodic Time Sensitive），比如工厂里的循环控制指令、同步信息，和非周期/零星时延敏感流(STS，Sporadic Time Sensitive)，比如事件告警信息。