聚焦 FPGA 设计、嵌入式开发与可编程技术

本指南介绍了动力总成HIL测试的最佳工程实践本应用指南介绍了动力总成HIL测试的最佳工程实践。通过本指南，了解高效构建HIL测试仪所需的工具和视角，以确保最大化测试覆盖率以及系统能够满足未来的技术要求。

本文主要介绍Zynq UltraScale + MPSoC系列芯片的USB3.0/2.0接口硬件设计。

1. 首先要在Ubuntu下安装Petalinux 2017.2
2. 设置Petalinux 环境变量
source /<your-petalinux-install-dir>/settings.sh

3. 新建目录~/projets/fpga-drive-aximm-pcie
4. 把Windows下的Vivado工程复制到~/projets/fpga-drive-aximm-pcie下
5. 新建Petalinux工程
petalinux-create --type project --template zynq --name petalinux_prj

6. 切换到petalinux_prj目录
cd petalinux_prj/

自动驾驶需要传感器融合：“摄像头+雷达”vs.“摄像头+激光雷达”

据麦姆斯咨询介绍，目前，对于科技公司和汽车厂商的高管和工程师来说，自动驾驶汽车（AV）技术及其发展路线图上还有很多问题有待解决。其中，三个悬而未决的大问题正在突显。

无线工程师适用的FPGA系列：立即连接FPGA算法至I/O

无线工程师经常希望使用无线信号实现从概念到原型。诸如USRP（通用软件无线电外设）设备的软件无线电（SDR）提供了满足该需求的灵活解决方案

System Generator从入门到放弃(三)——Digital Filter

Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、数据格式的转换，否则无法进行正确的FPGA设计

推开Zynq-7000的大门

在2010年4月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台的架构详情，这款基于无处不在的ARM处理器的SoC可满足复杂嵌入式系统的高性能、低功耗和多核处理能力要求

ZYNQ Linux开发——ZedBoard使用ubuntu16.04文件系统+桌面

文件系统用的Koheron提供的ubuntu16.04，将镜像文件解压后可以直接使用文件系统，具体使用命令的命令是fdisk 和mount

Vivado时序仿真波形的保存与读取

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。

PCIx系列之“PCIe总线硬件设计”

本文主要介绍一些常见的PCIe设计方案，针对PCIe接口的PCB设计。

【视频】Xelera 在 XDF（硅谷）演示 50x Apache Spark MLlib 加速

Xelera 在 XDF（硅谷）演示 50x Apache Spark MLlib 加速
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FPGA挂载NVME SSD（一）

FPGA挂载SATA SSD需要SATA IP，IP报价动辄十几W，开源的IP也有，但都是基于V6或者V5等老器件的。现在好了，NVME SSD大行其道，而且不需要IP，可以说为广大爱好者带来的福音

使用 Alveo 加速计算工作负载 | 在 Nimbix 云上测试运行

推荐快速入门教程，了解如何利用 Alveo 加速器卡加速工作负载。

ZYNQ+Vivado2015.2系列（十三）私有定时器中断

私有定时器属于PS部分，定时器可以帮我们计数、计时，有效的控制模块的时序。这一次实验我们认识定时器并使用定时器产生中断。

CPU的私有中断(PPI)，5个：全局定时器，私有看门狗定时器，私有定时器以及来自 PL 的 FIQ/IRQ。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/1_4.png" alt=""></center>

System Generator从入门到放弃(二)——Digital Filter

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用