斯坦福全球AI报告：中国机器人部署量涨500％
刚刚，斯坦福全球AI报告正式发布。今年的报告，从学术、工业、开源、政府等方面详细介绍了人工智能发展的现状，并且记录了计算机视觉、自然语言理解等领域的技术进展。
ZYNQ QNX开发——PL串口设备驱动遇到的问题
在ZedBoard上开发基于QNX操作系统PL部分UART设备驱动的过程中遇到了一点问题，问题原因不明但总结下来给大家提供参考，也以便以后对QNX的进一步了解后回顾这些问题。
利用工具设置来优化 FPGA HLS 设计
用软件从 C 转化来的 RTL 代码其实并不好理解。今天我们就来谈谈，如何在不改变 RTL 代码的情况下，提升设计性能。本项目所需应用与工具：赛灵思HLS、Plunify Cloud 以及 InTime。
逻辑电平之特殊互连（8）
本篇主要介绍逻辑互连中的一些具有特殊功能的互连。这些特殊功能包括总线保持、串联阻尼电阻、热插拔等。
1、总线保持(Bus Hold)
假设初始状态为输入端和输出端均为高电平，反馈电路没有电流流过。如果输入端的驱动源停止驱动，输入端可凭借反馈电路保持高电平，反馈电路上流过的电流为漏电流(IOZ)，一般仅为几毫安。
PYNQ系列学习(五)——Jupyter Notebook介绍
在前面几期的学习中，我们对于PYNQ的环境配置做了较为详细的介绍，并对PYNQ与ZYNQ的异同点做了较为深入的探究。我们知道，PYNQ = Python + ZYNQ，即将ZYNQ部分功能的Python化，直接调用Python库和FPGA硬件库进行功能的开发，典型的例子便是PYNQ_z2开发板
【在线研讨会直播】：几分钟在赛灵思器件中定制一个功能强大的处理系统 – 且无需RTL经验（千元红包福利）
在本次研讨会中，赛灵思专家将向您介绍赛灵思MicroBlaze 处理器将如何让启动新设计变得前所未有地简单快捷！无需 RTL 经验就能使用 Vivado IP 集成器工具以及第三方 IP 库。专家将为您演示如何使用外围设备在几分钟之内快速打造任何嵌入式设计原型
Vivado使用指南（二）：如何使用Vivado在线逻辑分析仪
一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41409-…; alt=""></center>
PYNQ上手笔记（4）——Zynq中断应用
在实际玩Zynq中断之前，先扯一扯中断这个神奇的东西~。实时性是一个嵌入式系统很重要的性能，实时性体现在一个系统对外部事件的响应能力和处理能力上，而CPU对一个事件的响应及处理主要依托于 —— 中断。
参加过100英里越野赛的跑男，造出了全世界门槛最高的芯片
他，玩的是全世界门槛最高的芯片FPGA，最厉害的一款具有10级抗辐射性能，属于全球最机密的芯片之一，无数企业争相学习，却无法超越。江湖传言，这类芯片单颗价值可能超过500万元。
【白皮书下载】：在亚马逊 EC2 云端使用 Xilinx工具 和 InTime 优化设计
这篇白皮书阐明了InTime和Xilinx软件是如何通过调整编译参数以及运行并行编译来优化FPGA时序性能的。InTime通过机器学习来决定一个FPGA设计的综合和布局布线的最佳配置组合。
Xilinx RFSoC：集成一个全面的 RF 模数信号链
Zynq UltraScale+ RFSoC 在一款 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。最新产品系列在一款 Zynq UltraScale+ 器件中提供 ARM Cortex-A53 处理子系统、UltraScale+ 可编程逻辑和最高信号处理带宽
基于ZYNQ（Miz702）的EMIO与MIO联合操作（寄存器版）
在ZYNQ中，EMIO标号紧随MIO（0:53）之后，我定义了8个EMIO，采用标号54：61。在PS MIO Configuration中启用GPIO MIO 勾选EMIO GPIO（Width）选项，并设置宽度为8，即设置EMIO输出到8个PL的GPIO。具体程序如下：
2018年依元素科技教育部产学合作协同育人项目申报指南
依托Xilinx, Arm与华为公司的行业先进技术，依元素科技将高校实验实践教学与工业界最新技术、产业动态的衔接，推动工程教育改革，以依元素科技教育部产学合作协同育人项目支持教育部开展新工科建设与双一流大学建设工作
Vivado使用指南（一）：如何在Vivado中添加自己喜爱的文本编辑器
一、如何在Vivado（2017.2）中添加自己喜爱的文本编辑器。
1、打开Vivado软件，选择Tools-->Settings。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13987-41358-…; alt=""></center>
逻辑电平之差分互连AC耦合电容（7）
本篇主要介绍逻辑互连中的AC耦合电容。
1、AC耦合电容的作用
<li>source和sink端DC level不同，用来隔直流；</li>
<li>信号传输时可能会串扰进去直流分量，所以隔直流使信号眼图更好。</li>
2、AC耦合电容的位置及大小
一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和不同芯片，其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端，SATA信号要求AC耦合电容靠近连接器处，对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。
一般放在接收端，其原因如下：
【视频】：Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
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PYNQ上手笔记（3）——PS端+PL端点灯
上一节中分别独立实验了Zynq的PS端和PL端，并初步实验了PS端先硬件再软件的开发流程和IP核设计的设计方法。第一节中提及到：Zynq是以PS端的ARM处理器系统为核心的，PS端和PL端是通过AXI总线，并且Xilinx已经提供了各种AXI通信的IP核，接下来的实验中将会更加明确的体验到利用IP核设计的设计方法。
监控FPGA内部温度和电压，你造吗?
FPGA设计的时候，我们需要考虑功耗，功耗自然与温度相关，还需要考虑电源供电电压的稳定性以满足高低温的环境，有没有考虑过，怎么监控FPGA内部的温度和电压变化情况，这对项目的优化和评估用处很大
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ZYNQ QNX开发——Resource Manger知识点总结
文章是对官方文档Resource Manger部分的总结，写得不是很有条理，仅是自己对这部分学习认识的一个总结，希望对看到的人有所帮助。
QNX OS是微内核操作系统，其内核仅仅提供进程调度、进程通讯等服务。文件访问、设备驱动等服务都属于用户空间的任务，下图是QNX系统的架构图