人工智能的出现，摩尔定律的放缓，这些趋势正在影响全球范围内的每个人。作为行业的领导者， 赛灵思积极地拥抱这些趋势， 而且通过不断地突破自我，将赛灵思塑造成指数级变化的技术、商业模式和市场的推动者。为应对这种市场趋势，赛灵思推出了ACAP 平台。

本篇主要介绍PCIe总线相关的信号

用HDL语言+Vivado创建一个挂载在AXI总线上的自定义IP核

本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗DDR4的设计

本视频重点介绍了 Vivado 设计套件 2018.3 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程

首先，需要的肯定是Ubuntu操作系统。可以在自己的电脑上安装物理机，也可以是虚拟机下运行的。我的是在Vmware下运行的Ubuntu14.04 32位操作系统。由于zedboard上的Linux操作系统跑的是32位的，为了省去麻烦，我没有安装64位的

戴姆勒智能车饰技术经理Thomas Kaelberer应邀出席赛灵思CTO Ivo Bolsens的主题演讲，首度公布了两家公司合作研发的人工智能车载系统的详细信息。

在上周刚刚举行的赛灵思开发者大会（ 法兰克福站）上，戴姆勒智能车饰技术经理Thomas Kaelberer应邀出席赛灵思CTO Ivo Bolsens的主题演讲，首度公布了两家公司合作研发的人工智能车载系统的详细信息。

本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计

电平转换在实际电路设计中常常会用到，不同种类逻辑电平之间的转换一般通过特定逻辑功能器件实现（如使用MAX232实现TTL转RS232等等），但随着器件集成度的增加，工艺的提升，现在的控制器使用的逻辑电平电压等级越来越低（好多控制器对外接口都直接输出1.8V或更低了）

赛灵思® PYNQ 框架能在 Zynq® 产品系列中实现对Python 语言及运行时的全面支持与集成。直接在 Zynq SoC 架构上利用 Python 的生产力优势，用户能够充分发挥可编程逻辑和微处理器的长处，更容易为人工智能、机器学习和信息技术应用构建设计。

比亚迪 2018 年发布基于赛灵思 Zynq SoC L0/L1 前置摄像头 ADAS 解决方案的量新一代商用及乘用车系列开始量产，从而成为中国市场首家采用赛灵思 ADAS 解决方案并量产的中国汽车制造商

前面我们介绍过EMIO，但是不详细。MIO是PS的IO接口，这个M代表的是Multiuse，也就是多用途，在下图中我们可以看到54个MIO连接这么多东西，必须得复用，所以当我们开发的时候需要的功能配置上，不需要的去掉，防止IO口被占用

了解 SDAccel 提供的硬件调试功能，如何查看与内核之间的实时 AXI 传输，以及如何准备主机代码以使用 SDAccel 硬件调试功能。

在逻辑电平互连的过程中，经常会出现电流倒灌的现象。本篇从IO口的结构出发，分析电流倒灌的原因及解决措施

市场研究公司 BCC Research 在 2018 年 9 月公布了最 新的《机器视觉技术全球市场报告》。报告中指出，由于 受到制药、食品和饮料以及汽车行业强劲需求的驱动，全球机器视觉技术市场在规模上已经达到了一个新高度。

 在调试Vivado 过程中，由于生成的BIT文件过大，而我使用的FLASH又是32MBIT的，出现了FLASH过小，无法烧录的情况。网上搜索到的方法都是说“generate progamming file下会有一个属性，进去了在-g compress后面打勾”，但是我使用的是VIVADO2017.2,该版本根本找不到这个选项。于是只能自己慢慢摸索，终于，找到了两种方法

实验中文件中包含一个矩阵乘法器的实现，实现两个矩阵inA和inB相乘得出结果，并且提供了一个包含了计算结果的testbench文件来与所得结果进行对比验证。

Skreens 展示了其系统解决方案，用于在 Xilinx FPGA 上开发加速视频和机器学习应用，和/或将加速视频处理集成到现有产品中。

被广泛应用于各种产品，具有开发时间短、成本效益高以及灵活的现场重配置与升级等诸多优点。很多新型FPGA利用先进的技术实现低功耗和高性能。他们通过新的制造工艺降低了内核电压，从而扩大电源电压范围并提高电流量。很多FPGA对每个电源轨的供电需求不尽相同