S8-100搭载高性能AMD VP1902芯片，通过硬件升级显著提升了系统性能——单核等效1亿门容量，并具有丰富的资源和强大的可扩展性

今天要介绍的这款神器 ——PynqSDR HAT，正试图打破 “软件无线电 = 昂贵设备” 的刻板印象，让 FPGA 级别的通信实验变得触手可及。

本教程介绍了使用 Xilinx Vivado 和 Vitis 开发环境为德州仪器AFE79xx EVM 启用串行外设接口 (SPI) 和非时序关键型通用输出以及配套的 LMK 系列时钟芯片的过程

7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚

PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项

本文阐述了 Agilex™ 5 FPGA E 系列如何通过硬核内存控制器和增强型 I/O 组，简化时序收敛、降低动态和静态功耗，并高效实现低电压、高带宽的内存技术。

在当今高速数据传输领域，随着 LVDS 信号传输速率的不断提高，信号每位所占用的时间窗口不断减小，这使得采样时钟对信号的采样点在其有效区间采样的准确性降低

格雷码是美国学者Frank Gray于1947年提出的一种二进制编码方式，后面这种编码方式就以他的名字命名。实际上，格雷码是有多种编码形式的

本指南内容涵盖了XSDB 命令、XSDB 用例和硬件软件接口（ HSI ）命令。

作为 MATLAB® R2025a 版的一部分，AMD Vitis™ HLS 开发人员现在可以使用强大而简化的流程，直接从 MATLAB（.m code）环境生成 Vitis HLS C++ 代码。