技术

在数字经济飞速发展的今天，数据传输速率已成为硬件性能突破的核心瓶颈。作为国内首款适配中端FPGA的PCIe Gen4高速接口方案，钛金高速接口的闪亮登场

HLS验证过程中，CSIM是最初验证程序功能是否正常的手段。作为最接近传统软件开发的方式，Vitis也提供了调试功能。

本文主要介绍 Altera FPGA 外部存储器接口 EMIF 的技术选型、设计实现、仿真验证与硬件调试。

本教程基于Efinix Efinity软件(版本2021.2.323.1.8)，演示如何使用Trion T120F576开发板创建简单项目。

本次讲给大家介绍易灵思RISCV的自定义指令：在Sapphire RISC-V SoC中，支持用户定义的自定义指令，这使得开发者能够加速特定的计算任务。

FPGA 的功耗优化是一个系统性工程，需要从设计架构、RTL 代码、工具配置、物理实现等多个层面协同优化，同时平衡性能、面积和功耗（PPA）。

在上一篇Blog中主要阐述了XPHY的内部结构以及实现源同步接口的基本原理。本文将建立测试工程并且通过仿真进一步介绍Versal XPHY的相关特性。

本文通过简单数字逻辑电路解决该问题（这是FPGA或CPLD连接按钮/开关时的常见需求）。包含DeBounce模块的通用Verilog代码及测试夹具。

本篇文章旨在描述易灵思 Sapphire Soc（软核）、Sapphire HP Soc（硬核）按照 RISC-V 标准规范中的 mcause 、mstatus 寄存器的工作逻辑

您将在这篇博客中了解系统设备树 (SDT) 以及如何在 AMD Vitis™ Unified IDE 中使用 SDT 维护来自 XSA 的硬件元数据。

Xilinx-AMD有提供25G DFE TRD （UG1530）参考设计。 然而，有的时候，客户也会对10G DFE TRD有需求。这篇blog的目的，正在于帮助客户如何完成修改DFE TRD

HQ在2025年升级迭代新增很多功能，本文将依次介绍HQ整体套件在各个模块的主要重大进展。

Xilinx Zynq UltraScale+ RFSoC系列集成高性能ADC/DAC与可编程逻辑，结合TI的LMK04828时钟芯片，可构建低抖动、高确定性的多板级联同步架构，实现ps级相位一致性。

本文深入探讨 Sapphire SoC 中 RISC - V 平台级中断控制器（PLIC），解析其架构与操作机制，助力你深入了解与应用。

软件无线电是无线通信领域最重要的变革之一。传统无线电依靠固定的模拟电路进行滤波、混合和调制，而 SDR 则不同，它将大部分处理工作转移到了数字领域

本文将详细介绍如何在VeriTiger-PT100S上进行PCIe Gen5验证。

近年来，机器人技术领域经历了巨大的增长，大量的机器人开始融入到我们的日常生活，人们越来越有兴趣了解和关注人类与机器的互动方式，人机交互逐渐成为了行业的热门话题。

跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。

实例讲解，我们以axi_gpio讲解基本流程和简单的小技巧，后续我们会以更复杂的实例讲解封装IP时候的高级技巧。

射电望远镜需接收宇宙天体辐射的微弱射频信号（如C带4-8GHz），传统架构依赖复杂的模拟混频器电路进行频率转换，导致系统体积大、功耗高且通道一致性差