技术

本文讨论中你将进一步了解I和Q分量，以及数字系统使用它们的原因。

Versal CPM QDMA EP Design 默认状态下的Setup Debug流程及debug core 时钟，以Vivado 2024.1为例

SGMII在现代网络基础设施中发挥着重要作用，它不仅能促进网络设备之间的高速通信，还能灵活兼容各种物理层技术

本文讲解一下如何通过HqFpga软件生成可调用的网表文件以及ballmap功能的使用

今天简要介绍实现无线电系统调制和解调的主要方法，这在软件定义无线电(SDR)的背景下很重要。

我们在Versal上开发驱动程序的时候，经常会访问某些硬件寄存器，读取或者写入某个值

Versal器件的GTM支持PAM4电平，本文将介绍如何使用GTM仿真和观察PAM4信号。

串行器/解串器（SERDES）是一种电子电路，用于将串行数据转换为并行数据，反之亦然，最常见于高速通信应用中

本文以国内用户群体最多的Versal AI Edge VE2302为例，分享一些实际工程设计的细节和经验。

NVMe AXI IP 凭借其支持大数据量、高速传输、低延迟等存储性能优势，成为众多开发者和企业的理想选择。

在 V2X 技术中，基于蜂窝网络的车联网凭借其广域覆盖和低延迟的特点，成为实现车与车、车与路侧基础设施之间通信的首选技术。

LCD1602是一种常见的字符液晶显示模块，广泛用于用于AMD 7系列FPGA开发板如Artix AC701、Virtex VC707、Kintex KC705

使用RFSoC（射频系统级芯片）制作适用于OTFS（正交时频空）信号的高动态时延多普勒信道模拟仿真器的原因

本教程基于 ALINX 开发板 Z19-P , 实现 WIFI 无线通信的功能，WIFI 模块使用 USB WIFIrtl8188cu。

在FPGA中实现浮点四则运算是一个复杂的任务，因为浮点运算需要特殊的硬件资源，涉及大量的逻辑和时钟周期。以下是浮点加、减、乘、除四种运算的实现过程及注意事项

IDR的全称是Intelligent Design Runs，在阐述what和how之前，我们先来了解一下why，即在Vivado工具中引入这个流程的背景和目的

Xilinx官方提供了两个用于开发JESD204B的IP，其中一个完成PHY层设计，另一个完成传输层的逻辑，两个IP必须一起使用才能正常工作

今天我们以一个端到端的例子来演示在Petalinux使用过程中，如何给u-boot的源码生成patch并在Petalinux中编译。

长期以来，人们对用FPGA实现的创新大张旗鼓，对里面使用的FPGA保持秘而不宣。

通过以下的方法，你可以方便的在你的设计中利用GPIO的特性，快速实现或者验证设计中的一些功能