技术

“NPU” 代表什么？它能做什么？你需要了解的有关这项新兴技术的信息。

Vitis AI Library包含了xdputil工具，可作为板级开发的辅助调试手段，其源代码位于以下位置

本文提出了一种基于莱迪思FPGA器件的新型OFDM和单频信号的设计，简化了无线链路验证过程并降低了所需的成本和时间

随着IEEE 802.1 Ethernet标准的发展，时效性网络的出现终于解决了这个问题。除了具有标准以太网的优点外，TSN还可以通过非常低的延迟和抖动来实现确定性

智多晶的EDA工具HQfpga软件对于资源占比较高且时序难以跑出收敛的工程，可以使用循环迭代式(loop/iterative)进行时序驱动优化(tdo–timing driven optimization)

Alveo板卡使用有两种流程，Vitis flow和Vivado flow。比较常见的是Vitis flow，运行在固定的platform（官方提供的平台）上面

APB3是一个低功耗低成本接口。所有信号在时钟上升沿传输，每次传输需要两个时钟周期。

安路科技PH系列FPGA定位高性价比可编程逻辑市场，针对高带宽应用场景，能够在保持低功耗的前提下，提供同类更佳的收发器和信号处理功能

工业领域的工厂长期以来一直使用数字数据来监视和控制生产设施。工厂、数据中心和商业建筑中的大型网络系统一直在将其数字信息网络的边缘越来越近地推向现实物理世界

Verilog中的signed是一个很多人用不好，或者说不太愿意用的一个语法。因为不熟悉它的机制，所以经常会导致运算结果莫名奇妙地出错

FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度，是不同的

FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度

本文将详细介绍如何通过NOC使用CPM访问片上内存（OCM）

Multiboot是指多镜像启动,比如在FPGA的加载flash里面存放2个或者多个FPGA的配置文件,每个配置文件都可以单独完成FPGA的逻辑配置

文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素

本文将深入探讨光纤传输 PCIe 领域，这一解决方案有望解决数据中心激增的带宽需求。我们将探讨资源限制、延迟挑战和能耗。

FPGA的配置引脚和配置过程是实现FPGA编程的关键部分。在配置过程中，FPGA从外部存储器或主机设备读取配置数据

在调试模式下，可以通过JTAG下载MPSoC PL的bit文件，再下载MPSoC PS的软件。

AMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。

<p><span style="text-wrap: wrap;">本文介绍了I2S收发器的配置与实现，用于FPGA的VHDL编程。</span></p>