技术

边缘端的传感器和连接设备的数量每天都在以指数级速度持续增长。连接数字计算设备的模拟电子传感器使系统能够获得态势感知并优化性能

PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取

在PCIe（Peripheral Component Interconnect Express）总线系统中，复位信号是确保系统可靠启动和正常运行的重要机制。PCIe总线的复位主要有以下四种类型

一位客户向我们提出了一个想法，希望我们设计一种解决方案，用于监测无线通信信号的频谱，以确保系统安全，即检测频谱中的意外活动

本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时

本调查介绍了 CXL，包括 CXL 1.0、CXL 2.0 和 CXL 3.0 标准。我们将进一步调查 CXL 的实现情况，讨论 CXL 对数据中心环境的影响以及未来的发展方向

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据

本期文章，我们将和大家一起了解DDR5技术的发展和应用前景。

UCIe是一种开放的行业架构标准，可在不同chiplet之间提供die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间协议和软件堆栈问题。

AMD QDMA子系统的PCI Express (PCIe)实现了高性能的DMA与PCI Express®3.x集成块，具有多个队列的概念

本文汇总了一些方法，可以帮助加速Xilinx MIG仿真过程。

目前在Versal上运行椭圆曲线数字签名验证的example 已经有了，请见如下源码

本文介绍了串行和并行通信之间的区别，并详细讨论了为什么在数字通信系统中串行通信更为常见。

在FPGA设计中，原语（primitive）是指FPGA硬件中的基础构建模块或基本单元。这些原语由FPGA厂商定义

在PLm上实现多引导（Multiboot）功能是一个复杂的任务，但对于需要在不同应用场景中灵活切换的设备来说，它是非常有用的。以下是实现Multiboot的详细步骤和注意事项

本篇文章是SmartDV数字芯片设计经验分享系列文章的第二篇，将继续分享第二到第四主题，包括FPGA原型的基本概念、常见挑战和基本调整

有客户认为Ti60F100内部flash容量比较小，只有16Mb，需要外挂flash.这里我们提供了内部flash和外部flash分别操作的方案

从Vivado 2024.1开始，为了能帮助用户更直观地了解Versal DFX设计的状况，新支持了一条命令report_dfx_summary。下面我们就一起来了解一下这条命令的详情。

本文则为大家简单介绍一下PCIe标准的演进历史以及各代PCIe标准之间的主要差异。

Ubuntu 20启动时，自动加载了UART驱动，系统启动信息含有UART的相关信息。