技术

2023.2 Vitis Unified IDE独立应用移植详细信息

在 2023.2 版的全新 Vitis Unified IDE 中，不再生成 DeviceID 作为索引参数用于独立 BSP 驱动程序内的
五大理由｜为嵌入式应用选择 AMD Spartan UltraScale+ FPGA

了解该系列器件如何帮助设计人员以低成本推动 I/O 密集型应用产品快速上市
使用 Vivado 仿真库 - UNIMACRO 库

本文详细描述了 UNIMACRO 库。
延迟开始SEM功能的扫描 (一)

本文介绍如何在Versal器件中推迟XilSEM的扫描工作
选择PHY时，这几个重要标准应该要考虑

如果设计必须采用分立式PHY，那么在选择PHY时应牢记几个标准
如何判断AMD 评估板上的器件是工程样品 (ES) 还是量产芯片？

本文介绍多种方法供您用于判断评估板上的器件是工程样品 (ES) 还是量产芯片
在MPSoC器件中使能SEM IP （一）

SEM IP的主要任务就是扫描PL Configuration RAM, IP自身也是运行在PL里面的
FPGA工程师进行ISP设计时需要考虑的几个关键点

本文介绍FPGA工程师在进行ISP设计时需要考虑的一些关键点
Versal GTY/GTYP 仿真和硬件中的掉电行为

当 Versal GTY/GTYP 的掉电端口断言有效时，时钟和输入/输出数据的预期行为是什么？
AI 引擎系列 11 - 使用 AIE API 对 FIR 滤波器进行代码矢量化

本文讲解如何使用 AIE API 进行 AI 引擎内核代码矢量化
Vivado实现 - 探讨工具可重复性

采用相同工具输入的情况下，Vivado 结果是否可重复？
AI 引擎系列 10 - 运行 AI 引擎的完整系统（第二部分）

在文中，我们将构建系统、分析生成的输出并在硬件仿真中使用 QEMU 运行系统。
AMD Vivado Hardware Debug 技巧-如何在下载 Bitstream 后自动触发 ILA 采集

本文将介绍一种可适用于上述场景的方法，即在下载 Bitstream 后自动触发 ILA 采集，为硬件调试提供更多便利。
如何使用AXI Bridge IP 发送MSI中断

Xilinx PCIE IP中MSI中断相关的地址如下图1所示
基于System Generator对2FSK调制解调的实现

System Generator是AMD一款系统级建模工具，有助于加快FPGA的硬件设计
实现稳健的微控制器到 FPGA SPI 接口:第4部分-双缓冲区

本文继续探讨微控制器到现场可编程门阵列接口。
Petalinux工程中如何编译安装V4L2loopback kernel module

V4L2loopback module是基于GPLv2 license的开源代码
基于FPGA的图像处理技术消除镜头几何失真

机器视觉中的镜头失真是指在几何形态上，图像信息与理想形状之间存在错位现象
机器视觉常用的 3 种“目标识别”方法

三种常用的目标识别方法对比
AI 引擎系列 9 - 运行 AI 引擎的完整系统（第一部分）

本文将演示在这 3 个不同域上运行的完整系统示例