技术

AMD Xilinx MPSoC 加载bit文件方法大全

对于FPGA设计，传统设计都是一个FPGA一个设计，产生一个Bit文件。这就是完整bit文件（full bit）
在 FPGA 上快速构建 PID 算法

作为一名工程师，在项目实施阶段多多少少会遇到需要使用控制理论的应用程序。
基于Zybo Z7的图像处理加速项目

在这个项目中，我们将创建一个简单的函数，将彩色图像转换为灰度图像
如何使用2022.1版本工具链实现ZCU102 USB启动（下）

由于UG1029已经对LINUX下dfu-util的操作步骤做了详细说明，本文介绍WIN10下dfu-util的操作步骤
PCIE项目中AXI4 IP核例化详解

本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性
只需1小时，轻松玩转视觉AI？Xilinx Kria KV260视觉AI套件评测

视觉AI应用发展至今，已经遍地开花，你能想到的或想不到的地方，它都存在
以自适应计算提升机器人效率

随着机器人专家不断面临传统处理器架构带来的局限性，他们需要定制化和并行性来应对未来的性能、数据安全和运行安全挑战
如何使用2022.1版本工具链实现ZCU102 USB启动（上）

本文依据2022.1版本工具链的特性，对UG1209（最新版本为2020.1）中介绍的USB BOOT启动步骤做了修改
嵌入式 Xen dom0-less 解决方案

在使用 Xen dom0-less的时候，会有一个问题产生： 可以用'xl' 命令boot起来的image
Zynq-7000 设计咨询：FSBL 身份验证攻击

在此物理攻击中，攻击者可能利用 Zynq-7000 SoC 第一阶段启动加载程序 (FSBL) 绕过身份验证
面向mMIMO的Open RAN无线电单元架构

本文以面向mMIMO的有源天线单元架构和主要需求为重点，进一步对RU进行探讨。
Vivado FIR IP如何实现滤波器系数快速切换

在信道化到处理中有可能会涉及到滤波器变带宽的需求，这时可以利用IP（以Xilinx为例）提供多系数组功能
如何在vivado环境下利用RS IP核实现RS码的编译码

RS码是一种常用的纠错编码，本文主要介绍如何在vivado环境下利用RS IP核实现RS码的编译码。
【经验分享】Xilinx AXI VIP使用说明

本文就跟大家分享如何使用Xilinx AXI VIP对自己的设计搭建仿真验证环境的方法。
关于Xilinx ZYNQ Ultrascale+ MPSoC使用原生PS端DP接口实现Live模式输出的经验分享

分享如何使用Xilinx ZYNQ Ultrascale+ MPSoC的PS端原生DP接口实现LIVE模式输出3860*2140,30Hz视频。
基于 FPGA 的图像及视频加密解密系统

本设计使用 Zynq7020 芯片采用自制的 双 hdmi 拓展板，结合 FPGA 与 ARM 的优势。在硬件层面分为加密端和解密端
【工程师分享】解决问题Linux启动错误“ERROR: There's no '/dev' on rootfs.”不能mount sda2的根文件系统

使用KR260 PetaLinux 2022.1 BSP创建工程后，使用产生的wic文件烧录tf卡，Linux启动报告错误
Zynq UltraScale+ RFSoC ZCU111 评估套件 (rev 1.0 EVB) — 运行 TRD 时测量的 VADJ 值与 SCUI GUI 中设置的不同

对于 ZCU111 rev 1.0 EVB 而言，如果 VADJ 值在 SCUI GUI 中配置为 1.8V（或保留默认值）
简化FPGA电源系统管理，你可以试试这款产品！

FPGA广泛应用于各种电子系统，甚至取代ASIC，但其周围具有复杂的电源系统
FPGA电源测试及几个典型案例

在硬件设计电路中，根据芯片功能复杂度，可编程芯片一般都需要不止一种供电电源来驱动芯片内部的不同功能块