技术

基于vivado2020.1和zcu102开发板(rev1.1)开发项目，工程涉及DDR4（MIG）和PL端多个读写接口交互的问题，通过AXI interconnect进行互联和仲裁（采用默认配置）。

6 月 19 日，CVPR 2022 即将举行。在今年的会议上，来自北京的 AMD AI 研发团队再次入选两篇论文——《动态稀疏 R-CNN》和《用于细粒度视觉分类和目标重识别的双重交叉注意力学习》

光学器件、图像传感器和接口有多种选择，以适应许多应用。今天，我们将解决您在构建嵌入式视觉系统时必须做出的最关键选择之一：选择合适的接口。

DisplayPort是由美国视频电子协会在2006年5月提出的一种新型的数字显示接口规范，主要用于在源端Source和设备端Sink之间传输视频、音频、USB以及其它格式的数据信息。

PCIe 仿真需要Endpoint 模型和Root Port 模型协同工作。用户一般可以采用购买BFM/VIP 来模拟对端模型也可以自己设计对端模型

在工业应用中传输信息可能具有挑战性。在这个项目中，让我们看看我们如何使用 FPGA 和 RS485 做到这一点。

考虑到很多客户对于FPGA的基础知识掌握不够扎实，也不是每个客户的悟性都非常高，所以准备在原来的FPGA基础入门10个课时基础上再增加一些demo，给大家FPGA学习使用。

Xilinx系列FPGA，包含两种RAM：Block RAM和分布式RAM（Distributed RAM），他们的区别在于，Block RAM是内嵌专用的RAM，而Distributed RAM需要消耗珍贵的逻辑资源组成。

在今年的FCCM会议上，德国TU Darmstadt和Reutlingen University联合发表了一篇CCIX相关的文章，该文章使用CCIX作为FPGA与Host之间的接口，并详细评估了CCIX与PCIe之间的差异

使用XILINX源语来描述FIFO具有很多好处，可以通过XILINX VIVADO工具的Langguage Templates查看源语定义。

在本文中，我们将首先对基于AI 的双目立体匹配算法进行介绍，接着会对本方案中使用的 Xilinx Vitis AI Tools 和 Xilinx Vitis Flow 开发流程进行介绍。

在使用vitis 2021.1 版本的过程中发现，在使用flash固化时会出现错误，导致固化失败。具体情况如下

本次将分上下篇介绍基于Xilinx Zynq UltraScale+ RFSoC ZCU216评估套件的详细内容

Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC)、FPGA逻辑、完整的ARM处理器子系统和高速收发器等。

之前我们已经对“FPGA开发板”和“原型验证系统”做了详细的对比，在下篇中，我们将继续进行 FPGA原型验证系统和Emulator硬件仿真器的比较。

最近，在ACM的FPGA 2022会议上发表了一篇题为“RapidStream: FPGA HLS设计的并行物理实现”的论文，论文中描述了一种非常有趣的方法，通过FPGA设计软件推动HLS设计更快地运行在多核处理器上。

为了帮助医生更好地识别和定位病灶，厂商不断提高内窥镜的分辨率，人体医疗内窥镜的分辨率从1080P逐渐发展到如今的4K。

面向不同应用，Versal家族有AI Core, AI Edge , AI RF，Prime, Premium，HBM，六个系列、名字看起来是不是十分复杂？今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列！

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中，可能不包含用户IP的路径信息

SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位