技术

以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中，PLM 在 PMC 内执行，并用于引导 APU 和 RPU。

时间敏感型网络（ TSN ）是工业自动化领域的一项重大进步，通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。

在 AMD，我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已，因为在 AMD 和赛灵思服务的众多市场上，其对交付高性能自适应计算起到重要作用。

市售常见的基于FPGA的平台产品包括FPGA开发板、FPGA原型验证系统。既然他们同样都是基于FPGA芯片设计的，为什么规模、功能、成本和价格上有非常大的差异？

Ubuntu20.04LTS中使用Vivado 2021.2时，每次重启Vivado，文本编辑界面的字体大小就会变成默认大小。

本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。

本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。

在VCS中，一个仿真会话可以保存在一个Tcl文件中，以后可以加载。当我从Vivado调用VCS时，如何加载一个保存的会话？

本章用于演示如何为 Versal™ ACAP 集成和加载引导加载程序、裸机应用（针对 APU/RPU）和 Linux 操作系统。

在Ubuntu系统中，当试图在内核代码中设置断点的加速应用程序上运行仿真调试时，工具不会在断点上停止，而只会在主机代码断点上停止。

本文提供了一个基于VCK190 ES1开发板和2021.1 Vivado/Vitis的例子，用来简单介绍在Versal里实现数据从PL 经过 FPD CCI 到达 NoC DDR的一致性传输。

我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时，我看到以下错误。

本章描述了对您所执行的设计流程可能出现的各种问题进行调试的方法。

Versal ACAP CIPS IP 核允许您配置处理器系统和 PMC 块，包括启动模式、外设、时钟、接口和中断等。

当运行一个基于DPU的应用程序时，当平台中的DPU和编译后的XMODEL之间存在架构不匹配时，就会发生指纹错误。

本文介绍Vivado IP Integrator中实现DFX(Dynamic Function eXchange)的快速入门

本教程对应目标为 Versal ACAP VCK190 和 VMK 180 评估板。本教程中的示例已使用 VCK190 ES1 评估板经过测试。要使用本教程，您需要具备以下硬件项，这些硬件项均随附于该评估板中

我用的硬件板卡是ZCU102，从Vitis AI的AI-Model-Zoo中下载了pt_unet_chaos-CT_512_512_23.3G_2.0模型的ZCU102文件，解压后发现只有编译好的.xmodel文件

本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Suite 和 Vitis™ 统一软件平台 2020.2 版。

本文介绍了在运行Ubuntu的脱机主机上安装Xilinx Runtime（XRT）和Alveo平台软件包所需的必要步骤。