技术

QDMA的驱动在进行版本升级时，可能会对部分寄存器的数值进行变更，用户如果要进行升级，推荐升级到最新的Vivado和驱动版本。

进行工程的功能调试时，对AD9144,AD9516进行参数配置是非常重要且必不可少的，这过程中遇到了以下问题。

本文旨在提供有关此 IP 中可用缩放方法的见解，并提供缩放调度选择方法以避免出现文中所述的溢出问题。

下面的图是JESD204B的时钟关系图，该图非常的重要，一般JESD204B同步不上，或者有其他错误的时候，就要重点检查时钟

关于DFX的问题: 正在尝试为Xilinx Github下的PYNQ_Composable_Pipeline工程的PR_0区域添加新的RM（Reconfigurable Module）

本示例将使用在Zynq SoC的控制下使用六个伺服器的机械手。它可以使用简单的软件界面或使用两个Pmod操纵杆进行直接控制来进行控制。

在(UG1393) Vitis ... “ PetaLinuxrootfs 中的软件包管理”下的应用程序加速开发中，它描述了 Vitis 2020.1 版本的新软件包管理功能。

在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。

MIPI典型应用是在ISP领域，CMOS senor输出视频流，给FPGA PHY层，串并转换后给协议层处理。

本文旨在帮大家了解如何在运行 Ubuntu 桌面的 Xilinx KV260 Vision AI 入门套件上轻松设置机器学习推理功能。

今天我们来介绍一下I/O planning方面的设计考虑和实现流程。

该项目将借助 KV260 上的 PYNQ -DPU 覆盖，从而能够使我们在 LiDAR 点云上进行 3D 对象检测比以往任何时候都更加高效！

这个简单的Demo是介绍如何用ChipScopy创建并运行link sweep。

从2020.2开始，XRT提供了新的Native API，以区别行业标准OpenCL API的，在FPGA加速应用上，两者都是可以使用的。

在ROS机器人框架下设计了一套基于视觉信息和神经网络的小车自动驾驶程序，并部署在KV260平台上。

Zynq UltraScale+ MPSoC EV系列含有大量的视频输入接口，接入的视频流经过PL侧的逻辑处理后，通过USB3.0实现UVC输出各种高分辨率、高帧率、特殊格式的视频流

Xilinx FPGA支持多种程序文件格式，如.bit/.bin/.rbt/.isc，最常用的为.bit格式，一般用于调试时下载到FPGA片内RAM，掉电会丢失

在Zynq MPSoC的器件里，PS (Processing System )集成了三个看门狗，分别是CSU SWDT，LPD SWDT和FPD SWDT。CSU SWDT用于保护CSU与PMU及其相关连接。

当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。

我准备在 PYNQ 中创建一个 MIPI 成像平台，我们可以借此使用它来探索 Vitis 视觉库。