技术

赛灵思为 FPGA 和 MPSoC 器件中所有受支持的 I/O 标准提供了 I/O 缓存信息规范 (I/O Buffer Information Specification, IBIS) 模型。本篇博文旨在提供有关如何为可编程逻辑 (PL) 和处理器系统 (PS) 多用途 I/O (MIO) 进行 IBIS 模型名称解码的指导信息。

本设计使用Ultra96开发板，使用InceptionV3网络，以及Vitis-AI的量化编译工具链，制作了一个五花分类装置。利用Xilinx的DPU（Deep learning Processing Unit）IP，Vitis-AI工具链，快速的在FPGA上部署深度学习网络。

有工程师反映，在编译PetaLinux工程时，出现大量Taskhash mismatch错误。工程还没有编译完成，检查build.log，已经出现超过200个的Taskhash mismatch错误

Vitis统一软件平台可以在包括FPGA、SoC和Versal ACAP在内的异构Xilinx平台上开发嵌入式软件和加速应用程序。它为加速边缘计算、云计算和混合计算应用程序提供了统一的编程模型。

有工程师反映，根据MPSoC SWDT在Standalone下的例子xwdtps_polled_example.c，不能实现MPSoC的PS复位。

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

智能手机似乎迎来了“智能”化的时代，并掀起了物联网（IoT）革命。那么，是什么让 SmartNIC 实现了智能化？是硬件、编程还是其他什么？

MPSoC是Xilinx基于16nm工艺推出的异构计算平台，由于灵活、稳定，在业界得到了广泛的使用。异构计算是一个比较新的领域，需要协调硬件设计、逻辑设计、软件设计，对工程师的要求很高。实际设计过程中，很多工程师对实现PS/PL之间的数据交互感到头疼。本文将介绍主要的PS/PL之间的数据交互办法。

PYNQ作为一套开源框架，其一大优势是软件框架的兼容性，正如PPT中介绍的，基于PYNQ框架，我们不仅可以接入常用的Numpy, Pandas等，也可以接入机器人操作系统ROS。

UBoot作为boot loader，默认留给malloc分配的内存的大小有限。这个大小由宏TOTAL_MALLOC_LEN定义。它在include\Common.h文件里，从宏CONFIG_SYS_MALLOC_LEN派生出来

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。

AI 无处不在、随时在线和以数据为中心的时代，正催升对更高带宽的需求，而这已经超出了当今技术和产品尺寸的能力范畴，世界需要一种当前 CPU 和 GPU 技术所无法企及的更高效、更普及、普适的计算，自适应计算应运而生。

Hot Chips，全球高性能芯片领域最负盛名的业界盛会！虽受疫情影响，本届 Hot Chips 会议报告质量依然非常之高，涵盖范围也非常之广。在 Tutorial 部分，有来自于 Google TPU 团队、Cerebras、百度的机器学习训练专题，也有来自于 Google、IBM 等的量子计算专题。本文将主要讨论和机器学习相关部分的产品与趋势。

客户收到新买的ZCU106，运行Xilinx的linux正常。使用的Xilinx SDK 2018.3调试自己创建的helloworld时却出现异常，程序跑飞。在Vitis 2020.1下创建的helloworld后，使用psu_init初始化，也出现程序跑飞的情况。

日常拍照时，我们有时会遇到拍出来的照片失焦的情况。如果拍下的瞬间比较难得，这样的情况就更加可惜了。但是，利用FPGA进行编程，这些照片可能还能”拯救一下“！今天，小编为大家带来暑期学校优秀项目之失焦图像去模糊系统的分享。

由于高能粒子的撞击，器件的存储单元内容有可能受到干扰，甚至出现翻转。这种单个存储单元的翻转现象（原有内容为0的变成1；或者原有为1的变成了0）就称为SEU （Single Event Upset）。下面我们就基于KCU116开发板，介绍一下如何在设计中加入一个最基本功能的SEM IP，从而开启芯片的SEU检测功能。

本期小编继续为大家带来暑期学校优秀作品分享之加密算法相关项目！对计算机安全或者密码学感兴趣的同学千万不要错过哟！

在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis 中的加速平台。

1. 作者

付汉杰 hankf@xilinx.com

2. 测试环境

ZCU106 Rev 1.0
Vivado 2020.1
PetaLinux 2020.1
VCU TRD 2020.1

3. Mixer的硬件设置

将VCU TRD 2020.1 的Vivado工程中的Mixer的Layer 8按如下修改。

Video format修改为BGRA8
勾选 Enable Global Alpha
编译整个工程, 得到bit文件，导出含有bit的xsa文件。

4. PetaLinux 工程

<strong>描述</strong>
在《Virtex UltraScale+ FPGA 数据手册》(DS923) 中，XCVU27P-3E 器件和 XCVU29P-3E 器件的最低量产软件和速度规格已从 Vivado 工具 2019.2 v1.28 更新至 Vivado 工具 2020.1.1 v1.30。

XCVU27P-3E 器件和 XCVU29P-3E 器件的速度文件参数以及速度/温度等级在 2020.1.1 版中已更新，包括已纠正了集成块接口建立时间和保持时间参数。

受此影响的主要集成块包括：PCIe、Interlaken 和 100G Ethernet MAC。

速度文件更新中，部分参数要求已放宽，部分参数要求则进一步收紧。