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众所周知，实施一个完整的AI应用需要经历训练和推理两个过程。所谓“训练”，就是我们要将大量的数据代入到神经网络模型中运算并反复迭代，“教会”算法模型如何正确的工作

在《Zynq UltraScale+ MPSoC 数据手册》(DS925) 中，XAZU7EV-1Q 器件与 XAZU11EG-1Q 器件的最低量产软件和速度规格已从 Vivado 工具 2019.1.1 v1.26 更新至 Vivado 工具 2020.1.1 v1.30。

Versal 自适应计算加速平台 (ACAP) 是基于 TSMC 7nm FinFET 工艺技术构建的最新一代赛灵思器件。它利用高带宽片上网络 (NoC) 将代表处理器系统 (PS) 的标量引擎、代表可编程逻辑 (PL) 的自适应引擎与智能引擎有机结合在一起。本文将着重介绍智能引擎中所包含的 AI 引擎。

本期，小编为大家带来暑期学校优秀项目的图像处理合集。这些项目均利用了摄像头，获取图像后进行识别。

在我与客户交流时，常被问到这个问题。也许措辞并非完全如此，但大致是下面这样：“为什么我要升级到 Versal™ ACAP？现在是时候这样做了吗？”这是一个很好的问题，而且答案也很简单，那就是——“具体情况具体分析”。

在 5G 商业化方兴未艾之际，对于 5G 能给我们这个日益互联的世界带来哪些影响，人们充满憧憬。事实上，随着 5G 技术得到更广泛的部署，今后十年我们预计将看到消费者、企业和经济的面貌被 5G 功能重塑一新。

在 2019.1 版本中，在以下情况下，当数据小于 104 字节时，XilSecure 不支持 SHA3 散列计算：
输入数据处于非字对齐状态
输入数据来自非字对齐地址。

上期推送为大家带来了A班的优秀作品合集。本期，小编为大家带来了B班优秀作品的基于PYNQ的SSD目标检测系统项目。B班的作品相较于A班更有挑战性，内容也更丰富一些。本篇推送主要介绍设计概述，如果有想要亲自尝试本系统的同学，请复制下方Github链接前往GitHub，即可看到本项目的开源代码哦！

在数据处理中，对原始数据进行重塑或重新排序并创建多个副本是很常见的行为。无论执行任何新步骤，都会创建新副本。随着程序的增大，占用的内存也会增大，我几乎从未考虑过这个问题，直到遇到了“内存不足”错误。

今天，我们要介绍的是A班作品中的仪器仪表相关作品。这类作品所使用的平台既有与游戏类作品相同的SEA-S7平台，也有EGO1平台与ZyBo的平台。接下来，就让我们一起看看暑期学校的同学们的精彩项目吧！

本文设计了基于深度学习的人脸口罩佩戴识别系统。该方法在利用自主设计的图像识别网络以及Xilinx最新的vitis-ai技术快速开发出符合要求的系统。利用近1万个公开数据，并采用数据增强等方法，在训练后得到95%的识别准确率

本次暑期学校，有许多优秀作品都与游戏有关。接下来，就让我们一起来看看这些有趣的“小游戏”吧！所有项目均已开源，github链接已经附上。只要根据要求设置环境，你也可以尝试这些游戏！感兴趣的读者们一定要试试哟！

此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。

FPAG在摄像头和激光雷达领域应用广泛。所以FPGA的前景是十分可观的。本文可以帮助大家大概了解FPGA工程师的面试时的热门问题，让大家在面试的时候能提前有所准备，找到理想的工作。

在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。

文档Using Cryptography in Zynq UltraScale MPSoC提供了在Linux用户态使用MPSoC AES 加速器的例子。如果要使用Device key或者PUF key，需要使用Xilinx Linux 2020.1。Xilinx Linux 2020.1增加了选择密钥类型的功能。

本项目主要设计了一个手写体数学公式的计算器，其主要功能包括：首先从USB摄像头或者SD卡上存储的图片数据获取图像的输入，随后在Arm核上将其转变为单通道灰度图像，然后根据像素阈值确定图像内可能存在数字或者数学符号的区域，并将该区域的像素点提取出来

相比于训练后量化方法，将量化过程插入到训练中可以弥补量化产生的误差，但是带来的问题可能是增加了训练的时间。在tansformer的量化实现中，我们采用了训练中量化的方法，在网络前向传输中，对权重等参数进行线性量化。

本篇博文主要讲解了动态更改 UltraScale/UltraScale+ GTH/GTY 收发器线速率设置的方法。

在FPGA程序设计的很多情形都会使用到AXI接口总线，以PCIe的XDMA应用为例，XDMA有两个AXI接口，分别是AXI4 Master类型接口和AXI-Lite Master类型接口，可通过M_AXI接口对数据进行读取操作，此时设计一个基于AXI-Slave接口的IP进行数据传输操作就非常的方便