技术

本篇将讨论MPSoC中IPI的应用。首先澄清这里的IPI不是小伙伴们熟知的Vivado IPI Design Flow的IPI（IP Integrator），而是Inter-Processor Interrupt，是MPSoC中用来在异构多核系统中以中断的形式实现小批量信息交互的结构单元。

知识蒸馏的方法是大名鼎鼎的Hinton提出的，这种方法实现了大网络向小网络的知识迁移，使得应用场景可以扩展到移动端。本文我们具体看看知识蒸馏的整个过程。

本文主要介绍zynq启动过程，主要包括BootROM和FSBL等的执行过程。

之前介绍了 SelectIO 逻辑资源，本篇咱们就聊一聊与SelectIO 逻辑资源水乳交融、相得益彰的另一个概念——IO_FIFO。

切片系列文章连续写了三篇，本文是对它们做的汇总。为什么要把序列文章合并呢？在此说明一下，本文绝不是简单地将它们做了合并，主要是修正了一些严重的错误，还对行文结构与章节衔接做了大量改动，如此一来，本文结构的完整性与内容的质量都得到了很好的保证。

选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）

在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除掉。下面就是擦除的方法。

今天咱们聊聊xilinx7系列FPGA配置的相关内容。总所周知FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。

迭代器是 Python 中独特的一种高级特性，而切片也是一种高级特性，两者相结合，会产生什么样的结果呢？

Fintech 是一个合成词，是 Financial technology 的缩写，直译过来 Fintech 的中文就是“金融科技”。其本质是指用来提高金融服务效率的科技手段，比如大数据、云计算、智能投顾、区块链、移动支付等现代技术，它们的出现大大提高了传统金融服务的速度和效率。

命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......

今天咱们来聊一聊FPGA里面的XADC功能。XADC即Xilinx公司的FPGA里集成的一个ADC模块、温度传感器、电压传感器的集合。在7系列FPGA里，除了少数spartan系列的低端FPGA没有XADC外，其它所有的7系列FPGA里都有XADC模块。

切片是 Python 中最迷人最强大最 Amazing 的语言特性（几乎没有之一）。那么，我们是否可以定义自己的序列类型并让它支持切片语法呢？更进一步，我们是否可以自定义其它对象（如字典）并让它支持切片呢？

上一篇咱们说了slice，提到了其与全局时钟在一起就可以实现任意的组合逻辑和时序逻辑功能，但很多时候咱们还需要将FPGA内部的数据暂时存储，用作它用。Slice作为FPGA最基本的单元，也是能够完成数据存储的功能，但显然有些大材小用，因此xilinx公司在其FPGA内部专门集成了很多存储器模块，称作Block RAM......

Xilinx 及其联盟成员提供嵌入式工具与运行时环境可帮助您高效快速地将概念转化为生产。我们可为您提供使用 Xilinx Zynq® SoC 和 Zync UltraScale+ MPSoC 器件、MicroBlaze™ 处理器内核和 Arm Cortex-M1/M3 微控制器创建嵌入式系统所需的所有组件，包括开源操作系统和裸机驱动程序、多运行时和......

众所周知，我们可以通过索引值（或称下标）来查找序列类型（如字符串、列表、元组…）中的单个元素，那么，如果要获取一个索引区间的元素该怎么办呢？

Vitis™ 统一软件平台包括一组广泛的、性能优化的开源库，这些库提供了即开即用的加速功能，并且对现有应用实现最小化代码更改或零更改。

Vitis™ AI 是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘设备和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

在“设置”对话框的“约束”部分下，选择“默认约束设置”作为活动约束设置；包含在Xilinx设计约束（XDC）文件中捕获的设计约束的一组文件，可以将其应用于设计中。

Vitis 统一软件平台包括：全面的内核开发套件，可无缝构建加速的应用；完整的硬件加速开源库，针对 Xilinx 硬件平台进行了优化；插入特定领域的开发环境，可直接在熟悉的更高层次框架中进行开发；不断发展的硬件加速合作伙伴库和预建应用生态系统。