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PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时，能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的，用户需拥有协议链接分析器。由于其成本较高，能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛，可对链接流量进行深入分析。

部分硬件设计中需要CPU完成对电路寄存器的配置，为了完成Zedboard对FPGA上部分寄存器的配置功能，可以在PS单元（处理器系统）上运行裸机程序（无操作系统支持）完成和PL单元（FPGA部分）的数据交互功能，此时PS单元更像单片机开发；另一种方法是PS单元运行Linux操作系统，通过驱动程序和应用程序......

在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法，还能了解到模型优化和评估的方式。我还为你准备了将模型部署到赛灵思 FPGA上做硬件加速的方法，希望对你有帮助。阅读这篇文章你可能需要20分钟的时间。

异常中断发生时，程序计数器PC所指的位置不同，异常中断就不同。中断结束后，中断不同，返回地址也不同。但是，对于系统复位中断，不需要返回，因为整个应用系统就是从复位中断中开始的。

若要查看跨时钟域路径分析报告，可选择以下内容之一来查看：A, Reports > Timing > Report Clock Interaction；B, Flow Navigator > Synthesis > Report Clock Interaction......

随着开源的MCU源代码越来越多，也逐渐的影响着嵌入式系统开发的思路，出现了两种以前不常见的设计思路。第一，原本需要购买一颗MCU芯片的设计，现在直接考虑购买一颗带有MCU硬核的FPGA（如ZYNQ系列FPGA）替代，既有MCU的功能，又有接口可编程的能力，更加的灵活......

ZYNQ有专用的DDR Controller接口，如果外部硬件连接了DDR器件，于是在ZYNQ Processing System中正确配置了相应的信号和参数后，DDR就可以成为ZYNQ的内存，在SDK中可以直接使用memcpy、memset以及类似的函数对于Memory空间进行操作。

本文主要介绍JTAG总线的引脚定义、接口标准、边界扫描和TAP控制器。JTAG(Joint Test Action Group；联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。

ZYNQ学习过程中一个重要环节是进行调试，当然在SDK中进行调试时，设置断点进行单步调试非常高效。但是ZYNQ中毕竟涉及到FPGA的硬件部分，于是如果可以通过UART与ZYNQ器件进行双向的通信会使得调试非常方便。

随着人们安防意识的不断增强和智能技术的持续发展，针对用户对安全系数高的智能电子锁的需求，使用FPGA蓝牙通信技术设计了基于FPGA蓝牙通信技术的智能电子锁系统。通过手机APP直接控制电子锁，对电子锁进行双重加密处理，具有开锁、修改密码，管理员控制用户开锁信息表，增添和删除能开锁的用户信息等功能。经测试，系统使用方便，动态灵活，安全可靠

本文主要介绍I2C总线的读写操作流程。I2C总线的操作包括读和写，具体的操作流程如下：

时钟网络反映了时钟从时钟引脚进入FPGA后在FPGA内部的传播路径。报告时钟网络命令可以从以下位置运行：

Zynq UltraScale+ MPSoC的PS有以下主要特点：一个四核64位ARM Cortex-A53处理器，带L1和L2级缓存和ECC功能，可单独上电和关电；Cache一致性互联单元为PS和PL提供双向Cache一致性保证；SMMU（系统内存管理）单元用于PS和PL虚拟内存管理；双核ARM Cortex-R5F处理器（带浮点扩展），可运行在锁步模式或独立工作模式

本文只涉及各种傅利叶之间的概念关系，不考虑数学严谨性。

要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值

本文主要介绍I2C总线相关的一些基本概念、通信流程、同步和仲裁、模式切换等。

ZYNQ内部的总体框架如所示，PS中包含2个ARM Cortex-9的内核，一些基本的外设扩展口以及Memory接口。PS和PL的相互通信通过两个通路完成，分别是GP（General Purpose）Ports和HP（High Performance）Ports。GP Ports包含2个Master接口和2个Slave接口，符合标准的AXI协议数据位宽是32bit。HP Ports包含4个接口，全部是PL作为Master

本篇从hello world开始，简要介绍驱动的基本结构，然后再进一步介绍LED硬件的搭建，以及驱动的编写，设备树的修改。让大家对linux驱动有一个基本的认识。

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。

米尔科技推出的MYD-CZU3EG开发套件搭载的就是UltraScale+ MPSoC平台器件 — XCZU3EG，它集成了四核Cortex™-A53 处理器，双核 Cortex™-R5 实时处理单元以及Mali-400 MP2 图形处理单元及 16nm FinFET+ 可编程逻辑相结合的异构处理系统，具有高性能，低功耗，高扩展等特性，除了这款异构SOC之外，板子还搭载了丰富的接口和完善的开发资料