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ESIstream是一个开源的串行数据接口协议，成本极低，支持多种FPGA架构的简单硬件实现，并占用最小的资源。简单来说，它是JEDEC的JESD204B子集1和2标准的开源替代方案。另外，ESIstream可为用户带来很多好处，这里将讨论其中的一些，包括低复杂度、低链接延迟和实现确定性延迟的简单方案。
在VCU TRD 2019.1的Linux里，使用devemem读写内存，得到错误“devmem: mmap: Operation not permitted”。
本文从最原始文件搭建仿真环境的思路出发，尝试着研究脱离Vivado单独建仿真环境的过程中都会遇到什么问题，采用什么样的方法比较容易解决，笔者试了好几个工程，总结出一套相对完善的解决思路，来分享给大家。
现代高速模数转换器（ADC）已经实现了射频（RF）信号的直接采样，因而在许多情况下均无需进行混频，同时也提高了系统的灵活性和功能。本系列文章将从三个部分入手，说明如何将散射参数（也称为S参数）应用于直接射频采样结构的设计。
在项目中，CERN研究人员通过将AI推理和性能关键传感器的预处理在部署于大型强子对撞机（LHC）中的Xilinx Virtex Ultrascale FPGA上结合，通过自行设计的一套HLS4ML的软件工具，可定制计算极大的加速了处理能力， 并且使得神经网络推理的延时降低到100ns数量级
该系列前两篇主要扯了扯Linux中GUI相关的DRI框架及相关组件实现方式。细想一下，对于GUI相关的加速能做的其实不多，开发一个2D或3D的显卡加速子模块对于一个DEMO教程的量级来说工作量太大，我们在这只实现一下简单的功能
Design Automation Conference 自动设计大会是全球久负盛誉的产学研交流盛会，也是计算机学会推荐的A类会议之一。2019年第56届DAC大会在拉斯维加斯举行，Xilinx将平台升级到了支持Pynq框架的Ultra96，该平台搭载了Xilinx UltraScale+ ZU3器件。
互联网的下半场，科技公司为面对更加严峻的竞争环境，越来越重视开源节流。而对于身处其中且撑起 IT 半边天的技术人，如今如何了？从技术角度来看，其又该作何改变顺应潮流？接下来，我们将从 JetBrains 最新发布的《2019 开发人员生态系统现状》报告中一窥究竟。
在使用 PCI Express IP 进行设计时，如果在第一次尝试与链接伙伴建立链接时就非常顺利，那是非常不错的。但是，有时链接不会那么顺利。成功的 PCI Express 链接是来自两个不同供应商的产品相互兼容的结果。如果链接失败，问题有可能出在任何一方。
近几年SDN之父Nick教授身体力行的开始改造OpenFlow，网络设备第一次和计算设备一样具有了可编程的能力。和OpenFlow刚刚面世一样，用于网络设备编程的P4编程语言也存在众多误解。本文的主要目的就是解惑P4编程语言的几个常见误区。
<font color="#FF8000">作者：hankf，Xilinx Employee</font>
<strong>Ubuntun 16.04系统，PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>
<strong>1. PetaLinux 2019.1 执行"petalinux-config", 失败。</strong>
本篇主要以Xilinx的xc7z010 的SOPC（zybo的开发板）为硬件平台，在以下几方面介绍：以zynq 7000的逻辑资源（PL）搭建CRTC/Encoder/Connector硬件模块，以HDMI输出接口为例，介绍各个模块的接口特性；会先给出DRM+KMS驱动框架下的主要模块，并针对上述硬件子模块分析对应的内核驱动部分；
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
在上一篇博客中，我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能，并了解我们可以如何用它来管理 RF-ADC 和 RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励，以及如何查看和分析 RF-ADC 接收的数据。
随着科学技术的快速发展，数据采集系统已广泛应用于航天、军事、工业、医疗等各个领域，尤其在高精度产品的检测和监控项目中发挥着至关重要的作用。在实际工程应用中，要求采集系统具有高速率、高精度、实时处理、系统稳定性好和通道数量多等特点。
在数字信号处理中，CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。
CIC滤波器由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。在内插CIC中，输入信号依次经过梳状滤波器，升采样，以及与梳状数目相同的积分环节。
赛灵思视频 Video Processing Subsystem IP 核是为了便于使用而被封装到单个 IP 中的一组视频处理 IP。该核是基于 HLS 的 IP。这就是说当您将 IP 添加到设计中后，此核用 C/C++ 编写，然后在后台由 Vivado 转换为 RTL（VHDL/Verilog）。
