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在接触Verilog 语法参考手册的时候，我们发现其提供了一组非常丰富的功能来描述硬件。所以大家往往会疑惑那些Verilog语句是可综合的，那些是只能用于写Testbench的，其实，参考手册中只有一小部分语句是可综合的，但是这一小部分可综合的语法确是我们应用最为频繁的
Python简单易学，但又博大精深。许多人号称精通Python，却不会写Pythonic的代码，对很多常用包的使用也并不熟悉。学海无涯，我们先来了解一些Python中最基本的内容。
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求，这个时候，JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口
今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。
7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下：
1. 更新新的BIT时，当更新失败或BIT出错会返回使用之前好的BIT运行程序；
2. 在多个已知好的BIT之间，通过外部触发来切换加载的BIT实现不同功能。
针对当前无人机数据链日趋小型化，采用射频收发一体化设计，基于FPGA 对零中频射频收发器AD9361 进行配置，实现机载视频和遥控遥测的无线传输。测试结果表明，该设计可以实现无人机与地面站之间数据的可靠传输，同时满足小型无人机对数据链体积、重量、功耗和低成本的要求
在我之前接触的客户中，也只有少量公司在使用 Xilinx FPGA 和 SoC 芯片所提供的安全功能。其他的情况，可能是有物理环境能保证产品不被别人接触到；但更多可能是工程师觉得安全功能不是必须的，或者使用安全功能太复杂。攥写本文，我希望能让大家看到：
在本系列视频中，我们将了解如何将三重缓存模式下设置的 AXI VDMA IP 集成到 Vivado 设计的视频流水中。该设计将针对使用 PS DDR 的 Zynq®-7000 SoC ZC702 评估套件来进行设计。
在上一个视频系列中（编号 21）中，我们创建了一种设计，可将模式（使用的是 LogiCORE™ IP 视频测试模式生成器 (TPG) 的核）发送到 Zynq®-7000 SoC ZC702 评估套件的板载 HDMI 中。在本视频系列中，我们来了解一下如何修改硬件设计和应用以支持多种视频分辨率。
数字电路设计中一般包括3个大的阶段：源代码输入、综合和实现，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可
如果符合一些简单的设计原则，采用最新的Xilinx7系列FPGA架构上实现无线通信。Xilinx公司已经创建了典型无线数据路径的设计范例，表明中速级(-2)器件上使用的几乎100%的 slice资源都支持500 MHz以上的时钟频率。如何真正时序高速设计，需要注意一下几点
Alveo 数据中心加速卡在硬件中配置了两个 QSFP 端口。这些如何用于在 U200/U250 卡上启用以太网子系统 IP？
利用卷积神经网络(Convolutional Neural Network, CNN) 等深层神经网络的解决方案，可以逐渐取代基于算法说明的传统图像处理工作。尽管图像预处理、后期处理和信号处理仍采用现有方法进行，但在图像分类应用中（缺陷、对象以及特征分类），深度学习变得愈加重要
FPGA设计的特点是需要不断不断的迭代各个设计流程来达到最终的设计，同时迭代的成本大，它比单片机开发更注重迭代的开发思想。所以，设计的前期一定要从系统的角度考虑好系统的方案，然后在系统这个方案中不断的迭代，不然后期发现由于系统方案的问题就得不偿失了，好的系统架构就是成功一大半了
