技术

RF 数据转换器软件驱动 - 真的很简单,不会让人太沮丧

随着射频 (RF) 数据转换器的问世,情况发生了变化。我们现在已经将世界一流的 RF ADC 和 DAC 集成到 Zynq UltraScale +架构中了。因此,传统的射频和模拟工程师不可避免地以前所未有的方式接触到了嵌入式系统

向 Arduino 和 Raspberry Pi 开发板组合添加少许 FPGA

Arduino 和 Raspberry Pi 开发板是颠覆嵌入式系统开发方式的登峰造极之作。从前,嵌入式系统的开发从硬件开始。项目步骤一般如下:
1. 规范系统要求,包括粗略估计处理速度和 I/O 要求。
2. 选择符合功率、性能和价格要求的适当微控制器或微处理器。

xilinx verilog语法技巧

硬件描述语言(HDL)编码技术让您:
•描述数字逻辑电路中最常见的功能。
•充分利用Xilinx®器件的架构特性。

使用 Python 和 Jupyter 笔记本快速构建基于 FPGA 的设计并进行编程

过去,设计人员倾向于使用现场可编程门阵列 (FPGA) 在硬件设计中提升计算密集型应用的性能,例如计算机视觉、通信、工业嵌入式系统,以及越来越多的物联网 (IoT)。然而,传统 FPGA 编程中涉及的繁琐步骤一直让人望而却步,促使设计人员到目前都还在寻求替代处理解决方案。

Zynq之uart软件配置

早期运用的arm芯片规模较小,在芯片上直接有uart的中断服务函数地址寄存器,直接将中断服务函数的地址写入寄存器就搞定了。然后zynq似乎比较复杂,中断也比较复杂。在zynq中有个Scu(snoop control unit窥探控制单元,也是arm所有的)专门控制中断处理。Vivado SDK中提供了scugic驱动来处理相关的操作。下面具体说一下,中断hook的过程。

在Linux/U-Boot里为QSPI Flash使用UBIF

UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项,就能为QSPI Flash创建UBIFS。

ZYNQ开发(二)GPIO配置

ZYNQ的GPIO由4个BANK组成,其体系结构如图1所示。其中Bank0有32个GPIO引脚,Bank1有22个引脚,共54个GPIO引脚直接通过MIO连接到PS上,每个引脚可以通过寄存器的设置来确定该引脚为输入、输出或者中断,因为54个MIO引脚直接连接在PS上,像其他普通ARM一样,不需要通过XPS进行硬件配置,直接通过SDK编程即可

Zynq开发(一)新建工程

1. 打开vivado2017.4,在出现的对话框中选择创建一个工程,如图所示。这一步是为了创建一个ZYNQ的工程。2. 点击创建工程后,出现对话框如图所示,然后点击对话框中的下一步。这一步表示这是一个创建工程的向导,通过该向导去新建一个工程。3,此时会出现一个对话框如图所示,这一步给工程命名,并且确定工程的保存路径

xilinx verilog 语法技巧——综合属性

在Vivado Design Suite中,Vivado综合能够合成多种类型的属性。在大多数情况下,这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性,它将使用该属性,并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性,则Vivado综合会将属性及其值传递给生成的网表。

5 个Python高级应用,你确定知道?

本文主要讲解 Python 的 5 种高级特征,以及它们的用法。

【科普文】同步复位和异步复位,您真搞明白了吗?

数字电路中,电路通过复位来启动,复位犹如数字电路的“起搏器”,主要有下面三种方式

modelsim中代码覆盖率使用详解

Modelsim代码覆盖率功能Code coverage,能报告出statement(语句)、branch(分支)、condition(条件)、expression(表达)、toggle(信号翻转)、fsm(有限状态机)等多种覆盖率情况

使用 Python 实现机器学习特征选择的 4 种方法

在本文中,我们将研究从数据集中选择特征的不同方法;同时通过使用Python中Scikit-learn (sklearn)库实现讨论了特征选择算法的类型

图像处理一:加速直方图统计

直方图统计在图像增强和目标检测领域有重要应用,比如直方图均衡,梯度直方图。直方图的不同种类和统计方法请见之前的文章。本章就是用FPGA来进行直方图的计算,并且利用FPGA的特性对计算过程进行加速。安排如下

5分钟了解FPGA之Xilinx 7系列

xilinx7系列FPGA主要包括:Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能/密度/价格也随着系列的不同而提升。Spartan7系列是7系列中的屌丝青年,拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难度,一些低端应用中极为合适。

从零开始用 Python 构建循环神经网络

在这篇文章中,我们首先对一个典型的循环神经网络模型的核心部分进行快速浏览。然后我们将设置问题陈述,最后我们将从零开始用Python构建一个循环神经网络模型解决这些问题陈述。

【视频教程】:Model Composer 2018.3 新功能

观看本视频,了解赛灵思 Model Composer 2018.3 版本中的重要更新。Model Composer 是一个利用 Vivado 高层次综合技术的 MathWorks Simulink 附加工具。视频将介绍包括控制设计吞吐量、在仿真过程中调试导入的 C/C++ 函数、以及如何使用自带的入门示例等内容。

【免费在线培训】 基于Zynq全面可编程SoC架构介绍

Xilinx Zynq SoC提供了一个新的系统设计能力。本课程给经验丰富的系统架构师提供了如何在一颗芯片中架构一个Zynq SoC系统。主要介绍ARM® Cortex™-A9 processor-based处理系统和集成的可编程逻辑资源,可供系统设计师成功而有效的利用

增量编译(Incremental Compile)提高Vivado编译效率

Vivado® Design Suite 提供两种方法可加速产品上市进程,提高工作效率。可构建 Vivado 布局布线。在任何设计阶段处理任何类型的 ECO 问题,并可加快运行时间,确保时序收敛进程。

【干货分享】编写可综合的FPGA代码经验总结(二)

<font color="#FF8000">作者:张浩 ,来源:FPGA技术联盟</font>

10. case,casez,casex语句

Verilog定义了case,casez和casex语句,用于做多种情况下的选择语句。

reg [1:0] sel;

reg [2:0] result;

always @(*)

case(sel)

2’b00: result = 3’d0;

2’b01: result = 3’d1;

2’b10: result = 3’d2;