wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。

同相位时钟可以频率不同，但是时钟跳变沿是对齐的。如图所示，clk0为慢时钟，clk1为快时钟，clk0的时钟沿始终与clk1的时钟沿对齐，两个时钟相位相同。同源时钟，通常由一个PLL或者DLL产生，相位不需要相同，只要求相位固定。

本文主要介绍数字-模拟编码技术。数字 - 模拟编码技术主要有以下几种：

幅移键控编码(ASK，Amplitude shift keying)

频移键控编码(FSK，Frequency shift keying)

相移键控编码(PSK，Phase shift keying)

正交调幅编码(QAM，Quadrature Amplitude Modulation)

赛灵思 Alveo™ U200/U250 数据中心加速器卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) Gen3 x16 兼容卡。这些卡可加速计算密集型应用，如机器学习、数据分析、视频处理等。

时钟树不仅可以做到高扇出，还可以做到让时钟信号到达各个触发器的时刻尽可能一致，也即保证时钟信号到达时钟域内不同触发器的时间差最小。这篇博文进一步说时钟树的问题，我们知道了时钟树的这么强大的功能，好处这么多，那么怎么使用时钟树，我什么时候使用到了时钟树呢？

增量编译对于电路设计之后的调试非常重要，每次也许只修改了一行代码，改了某个值，如果没有增量编译，就只能重新跑一边项目，对于小项目貌似没有太大影响，但是对于一个大项目，每次改一点内容就要重新进行一遍综合，实现，生成比特流，这个过程及其浪费时间，所以增量编译是很必要的。

Vitis AI库是一组高级库和API，旨在通过深度学习处理器单元（DPU）进行有效的AI推理。 它基于具有统一API的Vitis AI Runtime构建，并且完全支持XRT 2019.2。

浮点数，是属于有理数中某特定子集的数的数字表示，在计算机中用以近似表示任意某个实数。具体的说，这个实数由一个整数或定点数（即尾数）乘以某个基数（计算机中通常是2）的整数次幂得到，这种表示方法类似于基数为10的科学计数法。

本文主要介绍数字-数字编码中的双极性码。双极性码是使用两个以上的电平值进行编码，无线路信号代表一种信号逻辑状态，正电平和负电平交替代表另一种状态。

本系列文章主要针对FPGA初学者编写，包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解，旨在更快速的提升初学者在FPGA开发方面的能力，每一个章节中都有针对性的代码书写以及代码的讲解，可作为读者参考。

为了改进系统同步接口中时钟频率受限的弊端，一种针对高速I/O的同步时序接口应运而生，在发送端将数据和时钟同步传输，在接收端用时钟沿脉冲来对数据进行锁存，重新使数据与时钟同步，这种电路就是源同步接口电路（Source Synchronous Interface）。

多重驱动定义：具有两个或更多个源的网络或信号被称为多重驱动场景。为何需要解决多重驱动场景？多重驱动的存在属于设计错误，最终值可能难以确定。

如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重。AXI 全称 Advanced eXtensible Interface，是 Xilinx 从 6 系列的 FPGA 开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。

通用异步收发传输器（Universal Asynchronous Receiver/Transmitter），通常称作UATR，是一种异步收发传输器。将数据由串行通信与并行通信间做传输转换，作为并行输入称为串行输出的芯片。UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。

本用户指南概述了如何与Vivado®Design Suite一起使用，以创建用于对Xilinx®器件进行编程的新设计。 它简要介绍了各种使用模型，设计功能和工具选项，包括准备，实施和管理设计源和知识产权（IP）核心。

极性码采用两个电压值编码：正电平代表一种信号逻辑状态，负电平代表另一种状态。极性码包括：归零码、不归零码、双相位码、块编码等。

Vivado设计套件有两个主要使用模型：项目模式和非项目模式。 可以通过Vivado IDE或通过Tcl命令和批处理脚本开发和使用项目模式和非项目模式。

赛灵思的UltraScale™体系结构使多百吉比特每秒水平与智能处理系统的性能，同时有效地路由和片上处理数据。基于UltraScale架构的设备通过使用行业领先的技术创新来满足各种高带宽，高利用率的系统要求，包括下一代路由，类ASIC时钟，3D-on-3D IC，多处理器SoC技术和新的节能功能。

单一的隔离方式不再足以保护诸如加密密钥、算法等安全关键型资产。在可信执行环境 (TEE) 架构中，采用多层保护能够最大限度地提升对安全关键型资产的保护。这些保护层包括隔离硬件和隔离软件。TEE 适用于大多数市场，尤其适用于容易受到攻击的汽车、数据中心和物联网等互联应用。

听说赛灵思做了一个大事情， 年前推出了一个统一软件平台Vitis™ ,不仅软件工程师也能受益于其灵活应变的高性能硬件加速优势， 而且以后软件和硬件工程师还可以协同作战！