重定时（Retiming）是一种时序优化技术，用在不影响电路输入/输出行为的情况下跨组合逻辑寄存器从而提高设计性能。图1所示的电路是六输入加法器，其中有一条关键路径，红色推出显示的路径是限制整个电路性能的关键路径。

在 DesignCon 2019 上，Xilinx 和 Molex 展示了一组演示。 首先，Virtex UltraScale + FPGA 中的 Xilinx GTM 58G PAM4 SERDES 运行于超过 3 米的 QSFP-DD 直接连接铜缆，由Molex Near-Stack 高速连接解决方案提供支持。 接下来，Xilinx 112G PAM4 测试器件在评估 Molex Impulse Orthogonal 背板上运行，展示了下一代互连技术。

在使用Python多年以后，我偶然发现了一些我们过去不知道的功能和特性。一些可以说是非常有用，但却没有充分利用。考虑到这一点，我编辑了一些你应该了解的Python功能特色。

设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题

云服务和5G的推出推动了数据流量的大幅增长，这为满足网络日益增长的带宽要求带来了挑战，路由器和交换机接线端口密度、光学标准的扩展以及光纤网络带宽的更新是成本能够满足带宽需求的主要制约因素，转换为58G收发器是非常重要的一步，在相同的条件下它能够实现400G以上的数据传输速率

HDMI高清多媒体界面（英语：High Definition Multimedia Interface）是一种全数字化视频和声音发送接口，可以发送未压缩的音频及视频信号。HDMI可用于机顶盒、DVD播放机、个人计算机、电视游乐器、综合扩大机、数字音响与电视机等设备。HDMI可以同时发送音频和视频信号，由于音频和视频信号采用同一条线材，大大简化系统线路的安装难度

Xilinx 与 Deephi Tech 的机器学习战略

在 DesignCon 2019 上，Xilinx 和 Samtec 现场展示了 112G 有线背板。 该视频通过由下一代 Xilinx 112G PAM4 测试器件和 Samtec NovaRay 承载数据电缆组件生成、接收和验证的 112G PAM4 信号，显示了真实的背板长度，其传输速率是传统 PCB 互连无法比拟的。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=6008618128001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。

在FPGA系统中有两个基本准则非常重要，分别为：数字表示法和代数运算的实现。本博文主要介绍数字表示。

I2S(Inter—IC Sound)总线, 又称 集成电路内置音频总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专门用于音频设备之间的数据传输，广泛应用于各种多媒体系统

其实生成.mcs文件非常简单，但是只是对有经验的设计者而言。对于新手，生成一个.MCS文件可能就会遇到各种各样的问题。下面就简单的介绍一下如何生成.MCS文件。
这里介绍两种种方法。第一种是使用GUI，也就是用鼠标点来点去就可以。另外一种就是用tcl命令

作为赛灵思官方授权培训的战略合作伙伴，依元素科技将基于Xilinx最新的全球统一培训资料，围绕云计算、人工智能和深度学习等主题进行探讨，着重介绍基于赛灵思FPGA平台在这些领域的开发流程和解决方案

下面我挑选出的这几个技巧常常会被人们忽略，但它们在日常编程中能真正的给我们带来不少帮助。

对于设计前的功耗预算：对于方案初始芯片选型时，如果方案对于功耗有很大要求，那么第一步就是要进行芯片的功耗进行预估和评价，从而判断该片是否符合方案要求，当然选型时不光看功耗，也要看资源

随着高速数据传输的普及，Serdes已经成为FPGA上重要的I/O接口。而线速率也不断的提高。更高的线速率也就带来了更大的通道衰减影响。通常，Serdes接收端需要打开内部的均衡来对高速串行信号进行处理

在数据中心 AI 平台上，对于低时延 AI 推断，赛灵思能以最低时延的条件下提供最高吞吐量，在 GoogleNet V1 上进行的标准基准测试当中，赛灵思 Alveo U250 可为实时推断提供比现有最快的 GPU 多出 4 倍的吞吐量

Hired 网站近日发布了“2019 年软件工程师现状”报告，亮点颇多。该报告数据由 Hired 数据科学团队收集与分析，覆盖了 13 个城市的 98 000 名求职软件工程师，反映了超过 170 000 个面试申请和过去一年的工作机会，还收集了来自 Hired 平台上 700 多名软件工程师的调查回复，以了解开发人员的工作偏好。

使用支持 SDSoC 的机器学习创建嵌入式视觉系统

复杂的电路设计通常使用自顶向下的设计方法，设计过程中的不同阶段需要不同的设计规格。比如架构设计阶段，需要模块框图或算法状态机（ASM）图表这方面的设计说明。一个框图或算法的实现与寄存器（reg）和连线（wire）息息相关。Verilog便具有将ASM图表和电路框图用计算机语言表达的能力，本文将讲述Vivado综合支持的Verilog硬件描述语言