Xilinx 大中华区业务拓展总监朱勇在Xilinx技术日上分享《无与伦比的并行处理—FPGA加速度基石》

Xilinx FPGA器件内部有专用的硬件资源，支持大量设计时钟的使用。通常板子上有一个外部组件（如有源晶振）产生时钟信号，通过输入端口进入器件内部。外部时钟可以通过MMCM、PLL、BUFR等特殊原语生成其它时钟，也可以由LUT、寄存器等常规单元进行转换（通常称作门控时钟）。本文将讲述如何根据应用情况定义时钟

FPGA设计的特点是需要不断不断的迭代各个设计流程来达到最终的设计，同时迭代的成本大，它比单片机开发更注重迭代的开发思想。所以，设计的前期一定要从系统的角度考虑好系统的方案，然后在系统这个方案中不断的迭代，不然后期发现由于系统方案的问题就得不偿失了，好的系统架构就是成功一大半了

该演示结合单个 PON 硬件，允许 1G 至 25G PON 进行软件更新。这些 PON 解决方案以正确的成本结构将适当的应用定为目标。此外，该演示还将针对开放式架构展示 VOLTHA 集成。

3月19日，备受瞩目的Xilinx技术日在上海龙之梦万丽酒店隆重举办！此次活动由全球最大的可编程芯片厂商Xilinx主办，邀请行业最顶尖的FPGA专家和企业汇聚一堂，集思广益，分享和交流FPGA产品开发经验与应用方案！作为Xilinx在中国智能汽车电子领域唯一的Certified member，深圳市自行科技有限公司受邀参加，并携公司高性能前装量产DMS与ADAS等产品亮相

在ZYNQ SOC 入门基础（二）MIO 实验中讲解了MIO的使用，本节就来讲一下EMIO的使用。在实上一章中对ZYNQ的GPIO做了简单的介绍，ZYNQ的GPIO有(multiuse I/O)MIO和(extendable multiuse I/O) EMIO。

InfiNet 是长距离、点对点和点对多点网络通信领域的无线行业领导者，致力于使用 Xilinx Zynq SoC 加速其运行在 3、5 和 6 GHz 范围的网络回程产品的上市时间。Xilinx 还为 InfiNet 提供了部署其软件定义无线电的灵活性，以跟上快速发展的电信业务

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变

Ethernity 是面向电信服务提供商的网络 SoC、smartNIC 和设备的领先提供商，它使用 Xilinx FPGA 加速多种网络和数据包处理功能。该公司获得专利的基于 FPGA 的软件使其能够提供大容量的生产解决方案，连接接入和宽带网络中的 1 亿多用户。
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针对CMOS图像传感器采集图像过程中的噪声预处理问题，提出一种在FPGA中实现的可配置的自适应加权均值滤波模块设计方案。该模块通过检测滤波窗口内不同方向的方差来确定纹理方向，从而自动生成相应的加权系数，可以对宽度不超过4 094像素的图像进行流水线式的加权均值滤波处理，达到去噪保边的目的

Vivado是Xilinx公司的FPGA开发工具，熟悉Xilinx的工程师应该对ISE比较不陌生，但是随着时代的发展，FPGA芯片进步很快，Xilinx也已经宣布不再对ISE进行更新，这就意味着Vivado将在以后的发展中逐渐取代ISE，所以掌握好Vivavo的使用，是一个FPGA工程师必备的技能。今天的文章主要是讲解怎么调用Modelsim进行仿真

Xilinx 消费电子市场营销总监豊 毅 (Bob Feng)分享《赛灵思助力实现前所未有的流媒体和娱乐终端体验》

背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。
目的：搞懂zynqNet的cache的实现。

Xilinx 工业与医疗市场营销经理翁羽翔分享《工业物联网 - 端云共舞决胜工业 4.0》

为了满足老师们学习新技术的需求，依元素科技将于2019年3月30-31日在西安开展每月一次的FPGA师资周末集训营，本集训营完全免费，没有费用的压力，让您可以每期都参加直到您熟悉为止。

MPSoC EV 系列支持H.265编解码。在规格中，1080p编解码都可以达到8路1080p30，总体相当于1080p240。使用2018.3 VCU TRD 实际测试，性能更好。按如下测试，编码每路的帧率达到达到45，总体相当于1080p350；解码总体相当于1080p390。编码时，每路的CPU负载在15%左右

据观察，HLS的发展呈现愈演愈烈的趋势，随着Xilinx Vivado HLS的推出，HLS可以在一定程度上降低FPGA的入门门槛（不用编写RTL代码），也可以在某些场合加速设计与验证（例如在FPGA上实现OpenCV函数），但个人还是喜欢直接从RTL入手，这样可以更好的把握硬件结构

很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。

【问题描述】：
我的 SD 在 SD1 上，没在 SD0 上，所以我不能从这引导。

怎样才能把 FSBL 交给 SD？

【解决方案】：

SD:

1) 在 FSBL main.c 文件中，您可以通过进行以下修改将 BootModeRegister 在第 376 行的值强制设为 SD_MODE：
/*
* Read bootmode register
*/
// comment out these two lines
//BootModeRegister = Xil_In32(BOOT_MODE_REG);
//BootModeRegister &= BOOT_MODES_MASK;

ZYNQ上面移植Linux操作系统包括四个部分，uboot,devicetree,kernel,ramdisk。其中uboot类似于bios，负责对设备进行简单的初始化，devicetree以树的形式对zynq相连的硬件设备进行描述，kernel是加载的操作系统内核，ramdisk是操作系统启动之后挂载的文件系统。