一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41409-…; alt=""></center>

在实际玩Zynq中断之前，先扯一扯中断这个神奇的东西~。实时性是一个嵌入式系统很重要的性能，实时性体现在一个系统对外部事件的响应能力和处理能力上，而CPU对一个事件的响应及处理主要依托于 —— 中断。

他，玩的是全世界门槛最高的芯片FPGA，最厉害的一款具有10级抗辐射性能，属于全球最机密的芯片之一，无数企业争相学习，却无法超越。江湖传言，这类芯片单颗价值可能超过500万元。

这篇白皮书阐明了InTime和Xilinx软件是如何通过调整编译参数以及运行并行编译来优化FPGA时序性能的。InTime通过机器学习来决定一个FPGA设计的综合和布局布线的最佳配置组合。

Zynq UltraScale+ RFSoC 在一款 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。最新产品系列在一款 Zynq UltraScale+ 器件中提供 ARM Cortex-A53 处理子系统、UltraScale+ 可编程逻辑和最高信号处理带宽

在ZYNQ中，EMIO标号紧随MIO（0:53）之后，我定义了8个EMIO，采用标号54：61。在PS MIO Configuration中启用GPIO MIO 勾选EMIO　GPIO（Width）选项，并设置宽度为8，即设置EMIO输出到8个PL的GPIO。具体程序如下：

依托Xilinx, Arm与华为公司的行业先进技术，依元素科技将高校实验实践教学与工业界最新技术、产业动态的衔接，推动工程教育改革，以依元素科技教育部产学合作协同育人项目支持教育部开展新工科建设与双一流大学建设工作

一、如何在Vivado（2017.2）中添加自己喜爱的文本编辑器。

1、打开Vivado软件，选择Tools-->Settings。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13987-41358-…; alt=""></center>

本篇主要介绍逻辑互连中的AC耦合电容。

1、AC耦合电容的作用

<li>source和sink端DC level不同，用来隔直流；</li>

<li>信号传输时可能会串扰进去直流分量，所以隔直流使信号眼图更好。</li>

2、AC耦合电容的位置及大小

一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和不同芯片，其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端，SATA信号要求AC耦合电容靠近连接器处，对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。

一般放在接收端，其原因如下：

Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
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