尊敬的客户：
您好！
在人工智能的浪潮中，依元素科技联合赛灵思、安富利以“聚焦人工智能，助力创新创业”为目标，凭借Xilinx行业领先的技术力量，2018年12月起在全国面向中小AI企业开展一系列的人工智能研讨会，希望帮助中小AI企业成就梦想、同时激发创新机遇。
此次研讨会将会围绕主题云计算、边缘计算和人工智能等前沿问题进行探讨，着重介绍基于赛灵思FPGA平台在这些领域的最新发展方向和解决方案。阵容我们有幸邀请到赛灵思、深鉴科技、安富利和依元素科技的技术专家给大家详细讲解这些业界的最新动态。 内容会涵盖赛灵思在云端最新的Machine learning suite 开发套件以及在该套件上运行CNN加速器的详细介绍，该套件既可以方便地部署在云上(华为云及亚马逊)也可以容易的部署在本地服务器上。
在goggle上搜zcu102 pynq可以找到一些移植方法的信息
0. Prebuilt
<a href="https://download.csdn.net/download/vacajk/10823609" rel="nofollow" target="_blank">PYNQ移植ZCU102编译好的固件</a>
该培训视频涵盖了 SDAccel RTL 内核向导，并详细介绍了封装 RTL 设计、构建 FPGA 设计和生成 Amazon FPGA 映像（AFI）所涉及的步骤。
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上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
这次实验是产生频率和占空比可调的PWM（Pulse Width Modulation）信号，调用8次，产生8路PWM波，并用这些信号去控制8路LED灯，观察实验效果。后面会做一个比较。
用的板子是zc702。
新建一个工程，命名为PWM_AXI_Lite
创建基于AXI总线的PWM波IP
IP设计为一个寄存器负责控制频率，一个寄存器负责控制占空比。
在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。
首先打开vivado2017.3新建一个RTL项目。
<strong>一. 概述</strong>
Xilinx FPGA有三种可以用来做片上存储（RAM,ROM等等）的资源，第一个就是Flip Flop；第二种就是SLICEM里面LUT；第三种就是Block RAMs资源。
本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。
1、TTL/CMOS互连
常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol（输入时3.3V逻辑电平，但是可以接受5V的信号输入）等，随着处理器电压越来越低，现在1.8V CMOS等低电压的逻辑电平也越来越普及了。
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。
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