跳转到主要内容
嵌入式中通讯协议的设计

<font color="#FF8000">作者:许雪松 ,硬件十万个为什么</font>

公司里做项目,嵌入式系统大大小小,到处都是。因为都是一个系统里的,所以都需要通讯,既然通讯就涉及到协议问题。

谈及协议,很多工程师觉得协议的设计相对简单,主要是报文的设计。大多数时候,协议的应用场景简单,没有复杂的交互。这么做的确也是没什么太大的问题。然而,就是这么简单的场景,仍有一些协议会在实际中发生意想不到的问题。归根结蒂,还是没有把握协议涉及的规律。下面我们简单的聊聊协议设计的规律。

协议设计中面临的问题:

1.设计者大多数情况下,从应用出发,仅仅考虑了基本需求的满足,没有考虑扩展需求的满足;

逻辑电平之差分互连(6-1)

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长,分为两部分:第一部分是同种逻辑电平之间的互连,第二部分是不同种逻辑电平之间的互连。

下面详细介绍第一部分:同种逻辑电平之间的互连。

时间敏感网络 (TSN) 即将迎来春天,文末有福利

上世纪 70 年代晚期,以太网之父在施乐帕洛阿尔托研究中心 (PARC) 制作出以太网的雏形 (3Mb/s)。当时他们的研究重点是连接功能,对网络时延或吞吐量关注不多。当时的网络节点是工作站上的工作人员和激光打印机,没人关心数据包在传输过程中是否相互干扰,是否会在抵达目的地前被多次重复发送。在网络中,长短数据包混合传输会给短数据包造成长时延,因为它们需要等待长数据包通过。这个过程就像汽车要在公路的铁路道口等待列车通过,才能穿过道口。

【视频教程】亚马逊 EC2 F1实例手把手教你如何快速开发应用

通过本视频教程,您将获得有关 AWS F1实例和 SDAccel 的基本介绍,以及在指导下使用 AWS EC2 F1实例逐步完成您的应用开发。在本视频所介绍的虚拟开发者实验室当中,您将可以连接到 F1 实例,体验 F1实例的加速,并使用 SDAccel 开发和优化 F1 应用。

Xilinx Alveo 加速卡将亮相 IBM OpenPower Summit

<font color="#FF8000">赛灵思携 Alveo 加速卡亮相一年一度的 IBM OpenPower 中国高峰论坛。</font>

不断演进的数据可视化 - 如何打造完美的工业4.0人机界面?

<font color="#FF8000">作者:Chetan Khona, 赛灵思工业物联网战略部</font>

上次你看屏幕是什么时候?好吧,这是个诡刁的问题,除非你从事造纸业,或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文,否则你肯定现在就在使用屏幕。毫无疑问,当今时代,屏幕是无所不有、无处不在。

同样,随着工厂、车辆和医院自动化水平的提高,屏幕成为实时监控的最佳途径。这些例子俯拾皆是,比如:医院患者监控器、操作人员面板上的异常提示、机车的燃油消耗分析等。至于实时状态监控的重要性,更是毋庸多言。

CANOpen 协议简要说明

CANopen是一种架构在控制局域网路(Controller Area Network, CAN)上的高层通讯协定,包括通讯子协定及设备子协定常在嵌入式系统中使用,也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上(包括网络层)的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、设备监控及节点间的通讯,其中包括一个简易的传输层,可处理资料的分段传送及其组合。一般而言数据链结层及物理层会用CAN来实作。除了 CANopen 外,也有其他的通讯协定(如EtherCAT)实作 CANopen 的设备子协定。

【视频】在支持 SDAccel 及 RTL 内核的 AWS F4 上进行开发 — 第4 部分

此培训视频介绍了如何开发、执行和分析在 AWS F1 上运行的加速应用。观看此视频,了解 SDAccel 执行模型和重要的 OpenCL API,分析和调试功能以及主机代码优化技术。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5583236846001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

PYNQ上手笔记(1) ——启动Pynq

<font color="#FF8000">作者:Mculover666</font>

今天刚刚到手一块PYNQ-Z2,确认过眼神,是我想要的板子,话不多说,开干。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201812/13964-411…; alt=""></center>

Xilinx A7 芯片内部结构分析(1)—— CLB

一直以来,觉得自己关于FPGA方面,摸不到“低”——对底层架构认识不清,够不着“高”——没真正独立做过NB的应用,如高速、复杂协议或算法、神经网络加速等高大上的应用,所以能力和认识水平都处于中间水平。这段时间做时序优化,感觉心有余而力不足了,可能要触及手动布局布线了,打开Device布局图才开始有兴趣探究一些底层结构的东西。