前言（本文基于赛灵思官方HLS文档UG871中的7.1节）：

          在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。

          Vivado HLS拥有自动优化的功能，试图最小化loop和function的latency，为了实现这一点，软件会在loop和function上并行执行尽可能多的操作（比如说，在function级别上，高级综合总是试图并行执行function）。 

          除了这些自动优化，我们可以手动进行程序优化，即用在不同的solution中添加不同的directive的方法，进行优化和性能对比。其中，对同一个工程，可以建立多个不同的solution（解决方案），为不同的solution添加directive可以达到如下目的： 

Zynq™-7000 All Programmable SoC在单个器件上实现了ARM处理功能与FPGA逻辑独特的组合，因此需要双重的配置过程，同时需要考虑处理器系统和可编程逻辑。工程师会发现，其配置顺序与传统的赛灵思FPGA稍有差别。尽管如此，方法仍是相似的，生成引导镜像和完成配置存储器编程的难度不大。

　　虽然标准的FPGA配置实践一般只需要FPGA bit文件，但是如果您想最大限度地利用Zynq SoC的优势，还需要添加另一种配置文件，即软件可执行与可链接格式（ELF）文件。FPGAbit文件用于定义设计中可编程逻辑部分的行为，而ELF文件则是处理系统将要执行的软件程序。

下面让我们来看看如何在Zynq SoC上实现裸机（无操作系统）软件应用。

<font color="#FF8000">作者：圆宵，来源：FPGA那点事儿</font>

本视频介绍了 Quick Emulator，该工具在硬件不可用时能够运行面向 Zynq UltraScale+ MPSoC 器件的软件。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5843523415001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 SDK 中编译软件实现软硬件联合开发。

本部分的学习，我们依旧借助得力的助手与伙伴——PYNQ_z2来完成。

一. 实验目的

1. 点亮开发板右下角三个灯

2. 输出“Hello,World!”

二. 实验要求

1. 在 VIVADO 中编译 bit 文件；

2. 在 SDK 中编译 elf 文件并将 FPGA 的 bit 文件和 ARM 处理器 的 elf 文件下载到开发板中

三. 实验步骤

异构加速计算领域领导者 Falcon Computing 公司在 2018 年赛灵思开发者论坛 (XDF) 上推出运行在功能强大的新型赛灵思加速器卡 Alveo U200 上的 Merlin 编译器和 Falcon加速基因组学流水线。

Merlin 编译器让没有FPGA 专业技术的软件开发者也能获得赛灵思 FPGA 带来的优势，能为机器学习、金融、基因组学和数据分析等认知时代的应用提供高达 47 倍的加速。Falcon 加速基因组学流水线提供每天能分析 5 个完整基因组或 50 个全外显子组的业界标准 GATK 流水线。

<font color="#FF8000">作者：James Karp、Michael J. Hart、Wai Kooi Wong、Krimo Semmoud、Desmond Yeo</font>

赛灵思 ESD 白皮书 WP433 [参考资料 1] 总结了半导体行业的规模化趋势“摩尔定律”如何导致组件级 ESD 抗扰性的降低。从 28nm 7 系列器件开始，赛灵思 FPGA 的 ESD 抗扰性比前几代降低了约50%。为了补偿和减轻这种 ESD 规模效应，客户在他们的生产现场引入了更严格的 ESD 控制环境。尽管如此，应用 ESD 环境仍毫无改善。

<font color="#FF8000">作者：XCZ ，来源：硬件助手微信公众号</font>

本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。

<strong>1、TTL电平</strong>

Virtex UltraScale+ 58G PAM4 FPGA 能够在最具挑战性的信道上传输和接收数据。在 XDF 硅谷场的现场演示中，通过超过 5 米的 QSFP28 直接连接铜线传输了 58Gb/s 的信息，由 GTM PAM4 收发器接收。经过该加强通道并在收发器最大速率下运行后，在 XDF 上经过几天的现场运行，没有发现前向纠错后的错误。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5855059403001' allowfullscreen frameborder=0 width="600" height="338"></iframe>

作者：Evening

Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有不可修改的属性，因为使用的是熔断技术。值得说明的是，在7系列及以前，这个ID都是57bit的，但是在Xilinx的Ultraslace架构下是96bit。