技术
5G 产业潜力巨大，但行业如何才能克服成本、功耗与性能等相关挑战，确保 5G 在第二次浪潮中大获成功？无线行业的未来取决于是否能够综合运用先进技术最大化系统性能，同时最优化成本与功耗以提供极具竞争力的产品。
I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？
Arm 发行的白皮书 "Cache Speculation Side-channels"用于发现 "Spectre" 辅助通道。 白皮书指出，DSB SYS 和 ISB 的组合可防止随后的猜测。但是，对于在 DSB SYS + ISB 之后执行页面转换的单次加载、存储或其他内存操作，可推测在 DSB SYS + ISB 完成之前的初始查找中是否发生了 TLB 错误，并填充新的 TLB 条目。
MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。
有时我们需要为官方 IP 或者自己创建的 IP 生成 kernel module，然后在 linux kernel space 里使用 kernel module 来控制这个 IP。如果要使用 IP 中断，我们需要在 kernel module 代码里获取设备中断并建立中断服务程序。
每个 RPU 处理器都有 1 个 DBGDRAR 寄存器，其中包含 CoreSight 根 ROM 表的地址。但读取此寄存器时会返回错误的地址 0xfe800003。正确的返回地址应为 0xf0800003。尝试访问包含错误地址的 CoreSight 根 ROM 表将导致 RPU 处理器发生软件异常。
不久以前，从算法到现场机器学习（ ML ）模型仍然需要经历漫长而复杂的道路。对于一些企业而言，如果能够接触到具有神经网络部署经验的 ML 专家，则可能会有一些选择，但其开发工作却非常耗时。赛灵思依托 Vitis 统一软件平台以及近期推出的 KRIA SOM (System-on-Module)，缩短了这一过程。
MPSoC的MAC支持1588。在Linux Kernel的配置项中使能CONFIG_MACB_USE_HWSTAMP，并在Linux rootfs添加Linux ptp/ethtool，就可以运行1588的软件命令ptp4l。
如果用户设计在可编程逻辑中明确强制使用数据 IMUX 寄存器，那么逻辑函数可能不正确。IMUX 寄存器旨在用于进行 Vivado 自动时序最优化。Vivado 设计工具会在时序最优化期间对 IMUX 寄存器进行相应管理，以避免发生此错误。
在测试MPSoC VCU的编解码时，经常需要使用NV12 YUV文件。YUV文件很大，所以经常依靠解压MP4等文件来产生NV12 YUV文件。 FFMpeg是一个强大的工具，可以用来从MP4文件生成NV12 YUV文件。
在 FPGA 设计进程中，时序收敛无疑是一项艰巨的任务。低估这项任务的复杂性常常导致工作规划面临无休止的压力。赛灵思提供了诸多工具，用于帮助缩短时序收敛所需时间，从而加速产品上市。本篇博文描述了一种方法，能够有效减少时序路径问题分析所需工作量
部分 ZynqUltraScale+MPSoC的可编程逻辑(PL)中包含最新的视频编码器/解码器。这种新型硬化编解码器能够访问来自PL 或PS的视频和音频流，以提供和/或存取达到软件算法50倍的压缩视频信息，从而节省宝贵的系统存储空间
MPSoC含有PS、PL；在PS和PL之间有大量接口和信号线，比如AXI、时钟、GPIO等。缺省情况下，PS和PL之间有接口和信号线被关闭。加载bit后，软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中，FSBL加载FPGA的bit后会执行下列操作，打开PS和PL之间的接口和信号线
处理器可使用等待事件 (wait for event, WFE) 或等待中断 (wait for interrupt, WFI) 机制来进入低功耗状态。仅当嵌入式跟踪宏单元 (Embedded Trace Macrocell, ETM) 耗尽 AMBA ATB 接口上的所有跟踪字节后，处理器才能进入低功耗状态。
MPSoC是带ARM处理器和FPGA(PL)的SoC，包含4核A53及其常用外部模块（PS）。A53（PS）使用Arm GIC-400，属于GICv2架构。如果想了解GIC-400的具体细节，请参考文档APU GIC: CoreLink GIC-400 Generic Interrupt Controller, DDI 0471B, r0p1。
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency XV20 提供了详细命令。缺省情况下，编码使用的是PS DDR。如果PS DDR已经被其它应用占用，也可以让编码使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基础上，做如下更改，可以实现使用PL DDR编码。
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。下面的命令，能表现得更加稳定。
在工业现场的设备运维管理，从第一代人工观测，到第二代的定期仪器检测，再到第三代的实时状态检测，直至现在过度到了利用云计算，大数据，人工智能技术主动的预测设备运营状态，根据各传感器信息和设备运行数据提前预测设备的更新和维护。
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。
