技术

AXI 基础第 1 讲 - AXI 简介

近来，几乎每个赛灵思 IP 都使用 AXI 接口。Zynq®、Zynq MP、MicroBlaze™ 和全新的 Versal™ 处理器都无一例外使用 AXI 接口。因此，AXI 接口已成为几乎所有新的赛灵思器件设计中不可或缺的一部分。充分了解其基础知识对于赛灵思器件的设计和调试都很有帮助。本篇博文将介绍赛灵思器件上的 AXI3/AXI4 的相关基础知识。
Xilinx Floating-Point IP

Xilinx Floating-Point IP
无线通信中的扰码

对数字信号的比特进行随机处理，减少连0和连1的出现，从而减少码间干扰和抖动，方便接收端的时钟提取；同时又扩展了基带信号频谱，起到加密的效果。为了保证在任何情况下进入传输信道的数据码流中“0”与“1”的概率都能基本相等，传输系统会用一个伪随机序列对输入的传送码流进行扰乱处理，将二进制数字信息做“随机化”处理
Pblock使用

Pblock是对一些逻辑实行物理上的约束，即把一些逻辑绑定到FPGA上固定的资源区域内。它是优化走线，改善时序的一种很重要方法。Pblock的大小限定了该逻辑单元使用的FPGA资源，pblock的位置限定了逻辑单元在FPGA中的位置。通常一个pblock大小不要超过总设计资源的20%。如果pblock占比资源很大，就要将一个pblock划分给更底层的逻辑
FPGA+CPU助力数据中心实现图像处理应用体验与服务成本新平衡

本文深维科技联合创始人兼CEO樊平详细剖析了图片加速的必要性、当前实际的图片解决方案与部署方式以及如何通过FPGA+CPU异构计算的方案维护用户体验与服务成本新平衡。
AI加速的前前后后

做深度学习加速器已经两年了，从RTL设计到仿真验证，以及相应的去了解了Linux驱动，深度学习压缩方法等等。今天来捋一捋AI加速器都涉及到哪些领域，需要哪些方面的知识。可以用于AI加速器的主要有三种不同架构的器件种类：CPU，GPU，AI芯片/FPGA。
FPGA的IO

关键内容提要：

（1） FPGA IO命名方式；

（2） FPGA的上电时序

今天想和大家一起聊聊FPGA的IO。
Xlinx IP Core实现FFT变换——为什么你的matlab数据无法严格比对？

Xilinx FFT IP介绍：缩放因子等参数应该注意的matlab数据比对细节。
将赛灵思 SDK 工程移植到 Vitis 的分步指南

从 2019.2 版开始，赛灵思 SDK 开发环境已统一整合到全功能一体化的 Vitis™ 统一软件平台中。尊敬的 SDK 用户，您只需轻点几下鼠标即可体验这一功能丰富的工具！
【 Vivado 】XDC文件的约束顺序

由于XDC约束是按顺序应用的，并且基于明确的优先级规则进行优先级排序，因此必须仔细检查约束的顺序。如果多个物理约束发生冲突，则最新约束将获胜。 例如，如果通过多个XDC文件为I / O端口分配了不同的位置（LOC），则分配给该端口的最新位置优先。
Xilinx OpenCL的存储模型

在OpenCL中提供的存储模型中，有如下几种Memory类型。Host Memory：Host Memory指的是连接在主板上的内存条，仅供host进行数据读取。Off-Chip Global memory：Off-Chip Global memory 指的是在FPGA板卡上通过硬件与FPGA芯片连接的内存条。数据存取所花费的时间相对较长，但是容量相对较大。
Zynq开发简述

Zynq的开发四种方式：纯PL开发，纯PS开发（helloworld），PS+PL（无操作系统，跑裸跑程序），PS+PL（跑操作系统）。
为什么推荐使用XPM？

什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的例化和使用方式一样。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。
Xilinx Floating-Point Operator IP创建与仿真

搜索float双击Floating-point。Operation Selection 我们这里选择浮点数的加减法验证。Precision of Inputs 我们选择单晶浮点数（Single）,指数位宽Exponent Width 8bit 尾数位宽24 bit
FPGA 中的有符号数乘法

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。
XilinxFloating-Point IP

Xilinx Floating-Point IP主要分为操作数s_axis_a,s_axis_b,s_axis_c，可编程操作s_axis_operation和输出结果m_axis_result。
配置文件的自动化生成和管理

Vivado相比与上一代开发工具ISE，一个巨大的提升就是全面支持Tcl脚本语言。由于全面支持Tcl脚本，所以可以利用Tcl来做一些好玩的事情。这里抛砖引玉，分享一点关于Vivado Tcl的使用小心得。
当金融科技遇上 FPGA，解决时延问题 So easy！

金融科技英译为 Fintech， 是 Financial Technology 的缩写，指通过利用各类科技手段创新传统金融行业所提供的产品和服务，提升效率并有效降低运营成本。近年来，众多金融技术公司相继推出基于 FPGA 的产品，在模型计算、高频交易等领域大放异彩。
FPGA时序约束之Vivado辅助工具

我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
Verilog中Wire 和 Reg 的区别

wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时，因为他们在大多数编程语言中不存在，很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较，方便在编程时区别使用。